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Forum: FPGA, VHDL & Co. zu viele unconnected warnungen bei synthese


Autor: Harald (Gast)
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Hallo,

bei der Synthese meines Prozessors (Diplomarbeit) bekomme ich massiv 
viele Warnungen bei der Optimierung meines RAM Moduls, dass irgendetwas 
nicht angeschlossen ist. (Die Simulation läuft einwandfrei)

Genau gesagt sind laut Synthesetool alle meine Register des Prozessors 
(Datenregister, Befehlsregister, Befehlszähler, etc.) nicht 
angeschlossen und werden deswegen wohl wegoptimiert.

Dieser Effekt tritt dann ein, wenn ich diese leere Architektur:
entity memoryinterface is
   port (   
        clk:            in  std_logic;
        address:        in  std_logic_vector(31 downto 0); 
        access_type:    in  std_logic_vector(2 downto 0); -- we, oe, cs
        data_in:        in  std_logic_vector(31 downto 0);
        data_out:       out std_logic_vector(31 downto 0);
        -- ...
    );
end memoryinterface;

architecture dummy of memoryinterface is
begin
end;

gegen die richtige Implementierung austausche. Selbst wenn ich lediglich 
diese Architektur:
entity memoryinterface is
architecture loop of memoryinterface is
begin
    data_out <= data_in 
end;

auswähle oder data_out irgendeinen Zufallswert zuweise, wird der 
komplette Prozessor wegoptimiert.

Ich bin wirklich am Verzweifeln damit und bin wieder einmal für jede 
Hilfe sehr dankbar.

Harald

PS: Ich habe den Synthesebericht angehängt. Im unteren Drittel sind 
unübersehbar die ganzen "unconnected" Signale.

Autor: Harald (Gast)
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Das mit dem Dateianhang hat nicht funktioniert, ich probiere es noch 
einmal ...

Autor: Andreas Schwarz (andreas) (Admin) Benutzerseite Flattr this
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Hat der Prozessor noch andere Ausgänge als das Speicherinterface? Alles 
was keine Auswirkungen auf die Ausgänge hat wird wegoptimiert.

Autor: Harald (Gast)
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Nein, bis auf den Speicher hat der Prozessor keine Ausgänge, braucht er 
aber eigentlich auch nicht. Gibts eine Möglichkeit dieses Wegoptimieren 
zu verhindern?

Autor: Falk Brunner (falk)
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Also die Warning mit den unconnect Signal kann man ignorieren. Aber 
nicht die der fehlenden Signale in der Sensitivity list und dass Latches 
erzeugt wurden!

MfG
Falk

Autor: Harald (Gast)
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Kleiner Nachtrag: Es lag tatsächlich daran, dass der Prozessor keine 
Ausgänge hat, vielen Dank für den Hinweis. Ich hab jetzt einfach mal ein 
Register an den Ausgang gelegt und die Synthese läuft einwandfrei!

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