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Forum: FPGA, VHDL & Co. Ausgangszustand bei Powerup


Autor: Stefan Mayer (chiller)
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Hallo zusammen!

Ich hab ein Problem mit dem Lattice CPLD LC4128.
Beim Powerup (3,3V) geht ein Ausgang kurzzeitig (µs) in einen Zustand, 
bei der er Vcc Spannung (zu dem Zeitpunkt ziwschen 1 und 2V) folgt.
Danach ist der Ausgang Low.
Das nachfolgende Schaltungmodul erkennt aber die Flanke und reagiert 
entsprechend.
Ich hab schon versucht im Code einen Wert als Default zu setzen aber das 
bringt nichts. Genauso habe ich versucht Register powerup Einstellungen 
zu verändern, das war aber ebenso erfolglos.

Ich wäre schneller Hilfe sehr dankbar :)

VG

Stefan

Autor: GPS (Gast)
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Das wird schwierig. Offenbar in Zwischenzustand beim Powerup. Ein 
externes  UND Gatter waere wahrscheinlich die Loesung, oder ein Power up 
sequenzer, der das Andere nach dem CPLD einschaltet

Autor: Stefan Mayer (chiller)
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Oh-ha,
das ist nicht gut; aus bestimmten Gründen kann ich keine Bauteile 
hinzufügen. Ich müsste das Problem per Software/CPLD-Einstellungen 
lösen...
Oder defintiv wissen, dass es nicht geht. Ein Pull-Down bringt auch 
nichts.

Autor: jf (Gast)
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Doch, ein Pull down bringt was, siehe Technote, S. 2.

Autor: Stefan Mayer (chiller)
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richtig :)

Intern ist ein Pull-Up geschalten.
Der Widerstand des externen Pull-Down muss nur klein genug sein.


Problem behoben - Danke!

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