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Forum: FPGA, VHDL & Co. AD Wandler AD9876


Autor: WRZ (Gast)
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ich mache jetzt einen Arbeit über AD9876.Die Aufgabe ist,aussere Singnal 
durch AD Wandler nach FPGA(Cyclone von Altera)) und wieder zurück durch 
DA Wandler die Singnal auszulesen.Meine Problem ist,ich habe keine 
Singnal auszukommen.Kennt jemand diese AD9876?Was sollte ich die Pins 
ersetzten und die VHDL richig programmieren?

Autor: Christoph Kessler (db1uq) (christoph_kessler)
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Erst mal das Datenblatt:
http://www.analog.com/UploadedFiles/Data_Sheets/AD9876.pdf
http://www.analog.com/en/prod/0%2C2877%2CAD9876%2C00.html

FEATURES
Low Cost 3.3 V CMOS Mixed-Signal Front End (MxFE™) Converter for 
Broadband Modems

10-/12-Bit D/A Converter (TxDAC+®)
64/32 MSPS Input Word Rate
Interpolating LPF or BPF Transmit Filter
128 MSPS DAC Output Update Rate
Wide (26 MHz) Transmit Bandwidth

10-/12-Bit 50 MSPS A/D Converter
Fourth Order Low-Pass Filter 12 MHz or 26 MHz
–6 dB to +36 dB Programmable Gain Amplifier
Internal Clock Multiplier (PLL)

Links im Blockdiagramm auf der ersten Seite ist also ein FPGA 
angeschlossen, die je 12 Bit zum ADC und vom DAC sind in je 6 Bit 
gemultiplext, daher müssen die Daten mit bis zu 128 MHz fließen. Es gibt 
einige Konfigurationsregister, die eingestellt werden müssen. Rechts 
folgt irgendeine Analogschaltung, nach Datenblatt zum Beispiel ein 
schnelles Modem.

Beschreibe mal näher, wie sieht diese Schaltung aus, was soll daraus 
werden, ist die Hardware schon fertig oder muß die auch noch gebaut 
werden?

Wenn das auf deutsch zu kompliziert ist, wird man dir hier gern auch auf 
englische Fragen antworten.

Autor: WRZ (Gast)
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Vielen Dank für Ihre Antwort.Hier ist die Board Datei.Die Board ist 
fertig gebaut.Ich habe auch ein VHDL Programm.Kannst du mal schauen,was 
es noch fehlt?

gruss wrz

Autor: WRZ (Gast)
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Hier ist die VHDL Code.

Autor: Christoph Kessler (db1uq) (christoph_kessler)
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Für die Mitleser ohne Eagle erst mal als PNG-Bild

Autor: Christoph Kessler (db1uq) (christoph_kessler)
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Der VHDL-Code ist ja noch sehr kurz.

Das große BGA in der Mitte müßte der Altera Cyclone FPGA sein, links 
daneben der AD9876. Rechts unten ein Quarzoszillator mit einem PLCC-20 
daneben, ist das ein GAL oder Taktbuffer oder ein kleiner 
Mikrocontroller? Rechts das 52-polige IC müßte noch ein 
Configuration-Flash sein, wenn die Platine selbstständig (ohne PC) 
arbeiten soll.

Die Register im AD9876 werden im VHDL-Code nicht initialisiert, das muß 
am Anfang einmal geschehen.
Gibt es noch keinen weiteren Code dazu, das sieht nach einer 
Diplomarbeit oder Studienarbeit aus, da müßte doch mindestens ein 
experimenteller Nachweis der Funktion mitgeliefert worden sein.

Wenn nichts funktioniert würde ich erst mal die einfachsten Dinge 
testen:
Ist die Betriebsspannung da, fließt ein Strom in die Schaltung? Mit dem 
Oszilloskop muß mindestens am Quarzoszillator eine Schwingung zu sehen 
sein.

Das FPGA muß seine Konfiguration aus einem PC beziehen oder aus dem 
Konfigurations-Flash, stehen die Jumper richtig, mit denen das 
umgeschaltet wird? Steht im Flash noch eine Software, die funktioniert?

Autor: WRZ (Gast)
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Ich habe viele mal versucht,aber bekomme ich noch keine richtige 
Signal.Was sollte ich mit die zwei Pin OSCIN and XTAL tun?

gruss wrz

Autor: Christoph Kessler (db1uq) (christoph_kessler)
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Ohne Bestückungsplan ist das etwas schwer zu sehen, Pin 48 ist Xtalout, 
der kann bei externem Takt offen bleiben, Pin 1 ist OszIn, der scheint 
aus dem FPGA zu kommen. Also muß das FPGA an diesem Pin einen Takt 
herausgeben.

Autor: WRZ (Gast)
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Hier ist die Pinbelegung der FPGA,ich habe kein Pin für die OSCIN 
gefunden.

gruss wrz

Autor: Christoph Kessler (db1uq) (christoph_kessler)
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wie wäre es mit "D14 AD9876_CLK AD9876" ?

Autor: WRZ (Gast)
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Ich habe diese AD9876_CLK Pin als Input gesetzt,aber es funktioniert 
nicht.Oder was sollte ich das Port richtig schreiben?

gruss wrz

Autor: Christoph Kessler (db1uq) (christoph_kessler)
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Pin1 OSCIN Crystal Oscillator Inverter Input
das ist am AD9876 ein Input und muß am FPGA ein Output sein

Im Datenblatt Seite 15 steht:
The DAC sampling clock, fDAC, is generated by PLL-A. fDAC has a 
frequency equal to L × fOSCIN, where fOSCIN is the internal signal 
generated either by the crystal oscillator when a crystal is connected 
between the OSCIN and XTAL pins, or by the clock that is fed into the 
OSCIN pin, and L is the multiplier programmed through the serial port. L 
can have the values of 1, 2, 4, or 8.

Also muß die Taktfrequenz vom FPGA mindestens 1/8 der DAC-Samplingrate 
sein

Autor: Michael Werner (michelw)
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HAllo,
gibt es dazu auch einen Eagle Schaematic?

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