Empfehlung SRAM und Latch für mega162

[Michael G. (glunzl)]

Hallo!

Ich möchte einen mega162-16 mit 32 KB ext. Ram und zueghörigen Latch 
ausstatten, um den AT90S8515 auf meinem STK200 zu ersetzen (8-16MHz).
Kann mir einer eine funktionierenede Bauteilkombination nennen?

Gruß und Dank
Michael

[Benedikt K. (benedikt)]

74HC573, Cache SRAM auf einem alten Mainboard mit 10-25ns.

[m_bedded (Gast)]

bei mir hat es "74AC 573" gemacht (Vorteil - sie gibt's bei Reichelt)

[m_bedded (Gast)]

...und "628128-70" (128K X 8 =62LV1027PCB-70).

[Knut B. (Firma: TravelRec.) (travelrec)]

74ACT573 und CY7C199-12 läuft ohne Waitstates bei 20Mhz.

[Benedikt K. (benedikt)]

HC573 auch.

Mal dumm gefragt: Aus welchem Grund sollte man eigentlich AC573 oder 
ähnliches verwenden ? Also wegen welchem Timing ?

[Knut B. (Firma: TravelRec.) (travelrec)]

Weil ATMEL dies ausdrücklich empfiehlt, da HC(T)-Bausteine unter 
Umständen zu lange, gatterinterne Laufzeiten haben, auch wenn sie von 
der Grenzschaltfrequenz her schnell genug erscheinen. Die Adressen / 
Daten kommen also eventuell später an, als der /WR oder /RD Puls.

[Benedikt K. (benedikt)]

Travel Rec. wrote:
> Weil ATMEL dies ausdrücklich empfiehlt, da HC(T)-Bausteine unter
> Umständen zu lange, gatterinterne Laufzeiten haben, auch wenn sie von
> der Grenzschaltfrequenz her schnell genug erscheinen. Die Adressen /
> Daten kommen also eventuell später an, als der /WR oder /RD Puls.

Laut Datenblatt ist ALE worst case 52ns vor Aktivieren von RD\ oder WR 
inaktiv, dazu kommt noch ein kompletter Takt in dem ALE aktiv ist. 
Insgesamt sind also über 100ns für das Latch Zeit um die Adresse zu 
speichern, ehe RD\ oder WR\ aktiv wird ! Daran kann es also nicht 
liegen. Ich habe schon mehrmals das komplette Timing durchgerechnet, 
aber bisher nichts gefunden was einen AC573 rechtfertigt.

Ich hab zwar auch AC573 in der Schublade liegen, allerdings verwende ich 
nur HC573 selbst bei 20MHz ohne Probleme.
AC ICs sind nämlich Layoutmäßig extrem kritisch, da diese stark zum 
Überschwingen neigen.

[Knut B. (Firma: TravelRec.) (travelrec)]

>AC ICs sind nämlich Layoutmäßig extrem kritisch, da diese stark zum
>Überschwingen neigen.

Kann ich bei diesem nicht feststellen.

Auszug aus ATMELs Datenblatt zum Mega1280:

9.1.2 Address Latch Requirements
Due to the high-speed operation of the XRAM interface, the address latch 
must be selected with
care for system frequencies above 8 MHz @ 4V and 4 MHz @ 2.7V. When 
operating at conditions
above these frequencies, the typical old style 74HC series latch becomes 
inadequate. The
External Memory Interface is designed in compliance to the 74AHC series 
latch. However, most
latches can be used as long they comply with the main timing parameters. 
The main parameters
for the address latch are:
• D to Q propagation delay (tPD).
• Data setup time before G low (tSU).
• Data (address) hold time after G low (TH).
The External Memory Interface is designed to guaranty minimum address 
hold time after G is
asserted low of th = 5 ns. Refer to tLAXX_LD/tLLAXX_ST in “External Data 
Memory Timing” Tables 31-
9 through Tables 31-16 on pages 381 - 384. The D-to-Q propagation delay 
(tPD) must be taken
into consideration when calculating the access time requirement of the 
external component. The
data setup time before G low (tSU) must not exceed address valid to ALE 
low (tAVLLC) minus PCB
wiring delay (dependent on the capacitive load).

[Benedikt K. (benedikt)]

> However, most
> latches can be used as long they comply with the main timing parameters.
> The main parameters
> for the address latch are:
> • D to Q propagation delay (tPD).

Dieser Punkt ist eigentlich komplett uninteressant, denn wie schon 
gesagt: 100ns sind mehr als genug.

> • Data setup time before G low (tSU).

Das ist bei einem transparenten Latch wohl egal.

> • Data (address) hold time after G low (TH).

AVR: min. 5ns
HC573: min 5ns
Ist zwar an der Grenze aber noch innerhalb der Specs.

> The D-to-Q propagation delay
> (tPD) must be taken
> into consideration when calculating the access time requirement of the
> external component. The
> data setup time before G low (tSU) must not exceed address valid to ALE
> low (tAVLLC) minus PCB
> wiring delay (dependent on the capacitive load).

Mir kommt die Forderung nach dem AC573 so vor, als wenn diese dazu 
dienen soll, ein langsameres SRAM zu verwenden zu können.

Falls jemand anhand des Datenblatts belegen kann, dass ein A(H)C573 
notwendig ist, es würde mich wirklich mal interessieren wiso, denn ich 
konnte dazu keinen Hinweis finden (außer eben dem Text.)

Das kritischste Timing ist die Zeit zwischen RD\ Low und dem Zeitpunkt 
an dem die Daten erwartet werden. Bei 16MHz sind laut Datenblatt dazu 
nämlich nur 12,5ns Zeit.

[Andreas K. (a-k)]

Benedikt K. wrote:

> Das ist bei einem transparenten Latch wohl egal.

Du kannst mit falschem Timing auch ein Latch in einen metastabilen 
Zustand bringen. Ist aber eher unwahrscheinlich, drum verwenden auch 
beliebig viele Leute die billigern HC Typen.

[Benedikt K. (benedikt)]

Interessant. Ich wusste garnicht, dass es sowas gibt.

[Knut B. (Firma: TravelRec.) (travelrec)]

Naja - ursprünglich wurde ja nach einer funktionierenden Kombination 
gefragt. Nun gibt es wohl mehrere davon ;-)