Xilinx Programmer Einfluss auf CPLD Funktion?

[Matthias (Gast)]

Hallo,

schönes 2008 allen mal im Vorhinein.

Ich hab hier etwas, was mich verwundert hat, wir haben eine Karte im PC 
stecken auf der neben einem Virtex und einem Spartan auch ein Xilinx 
CPLD sitzt, der (soweit ich es verstanden habe) für ein individuelles 
Routing der Signale verwendet werden kann. Wir sind gerade auf der 
Fehlersuche und ich habe die Konfiguration vom CPLD mit dem 
USB-Programmer ausgelesen. Als ich dann einen unserer Tests machte hat 
dieser auf einmal nicht mehr funktioniert. Nach runterfahren-Kabel 
abstecken-neu booten funktioniert es wieder, wie es soll.

Jetzt frage ich mich, ob es durch den angehängten Programmer dazu kommen 
kann, dass der Betrieb des CPLD gestört wird. Ist das auszuschließen?

[Christoph db1uq K. (christoph_kessler)]

Meine Atmel-isp am STK200 darf auch nicht am Programmier-"Dongle" 
angeschlossen sein ohne dass der PC-Druckerport eingeschaltet ist. 
Vermutlich liegt der Reset-Pin auf Dauerreset.

[Joerg W. (joergwolfram)]

Normalerweise kann meinen Erfahrungen nach der Programmer ohne Probleme 
drangesteckt bleiben. Zumindest hatte ich bis jetzt mit meinem 
Parallelport-Programmer keine Probleme. Liegt das CPLD mit in der Chain 
oder hat es einen eigenen Programmieranschluß?

Gruß Jörg

[Matthias (Gast)]

Ich hatte bis jetzt auch keine Probleme, wenn das Programmierkabel 
angeschlossen ist, wobei ich das bisher nur mit FPGAs probiert habe. 
Darum hat es mich ja so gewundert, aber ich dachte, dass ein CPLD sich 
da möglicherweise anders verhält und das Kabel evtl Einfluss auf das 
elektrische Verhalten des Chips nimmt.

Der CPLD hängt allein in einer eigenen JTAG Chain, der Spartan und der 
Virtex haben mit den zugehörigen PROMs jeweils eine eigene Chain.

Es kann natürlich auch sein, dass es ein anderer Fehler war, der durchs 
Rebooten wieder beseitigt wurde.

[Bescheidenheit (Gast)]

Konfiguration CPLD per Jtag auslesen, heisst das nicht das der CPLD 
angehalten werden muss?. wird nicht über JTAG alles über den scanpath 
geschoben und damit die FF bis zum Abschluss des auslesens verfälscht? 
Wahrscheinlich steht in der Xilinx Doc das CPLD Normalfunktion und 
CPLD-JTAG nicht gleichzeitig funktionieren kann! Der CPLD wird quasi 
angehalten um ihn auszulesen.

Also nicht das kabel stört sondern das Readback.

[Matthias (Gast)]

Bisher war es kein Problem, einen Readback durchzuführen. Der Virtex 
hängt an einem PCIE-Bus, der hätte wohl die Synchronisation verloren, 
wenn er da einige Sekunden nicht mitgespielt hätte. Hat aber nach dem 
Auslesen immer brav weiterfunktioniert.

Insofern glaub ich das jetzt nicht, ich hab bisher leider auch nichts 
genaueres in der Xilinx Dokumentation gefunden.

[Bescheidenheit (Gast)]

<Als ich dann einen unserer Tests machte hat
<dieser auf einmal nicht mehr funktioniert. Nach runterfahren-Kabel
<abstecken-neu booten funktioniert es wieder, wie es soll.

Was wurde gebootet, der PC oder das board? und wie schaut booten
mit angesteckten Kabel aus? Funzt des?

Soweit ich es überblicke ist halt eurer board einmal mit angesteckten 
kabel stehen geblieben. da würde ich eher auf andere probleme 
(Wackelkontakt, timing problem) tippen, nicht auf Kabel.

Bei Xilinx habe ich auch nichtd gefunden. Daherbin ich mir auch nicht 
mehr sicher, ob Rücklesen das problem war?

[Matthias (Gast)]

Ich gehe inzwischen davon aus, dass es ein Board-Problem war, wir haben 
hier ein zweites das von den passiven Komponenten her ein wenig anders 
bestückt ist und dieses Board hat bisher noch keine Probleme geliefert, 
auch wenn das Kabel angesteckt ist.