Hi, wir bauen grad (das 1. Mal) ein Board mit nem Lattice FPGA XP2 auf. Als Evaluation Board soll es möglichst vielseitig sein. Wir haben einen 16Mhz Quartzoszillator geplant. Dieser soll zu einem Clock-Pin verbunden werden. Wir möchten auch die PLLs auf dem FPGA nutzen. Daher die Fragen: 1. Kann der Quartzoszillator mit mehr als einem Clock-Pin verbunden werden und macht das Sinn? 2. Es gibt am FPGA extra "General Purpose PLL-Input-Pins": z.B. : ULC_GPLLT und es gibt extra "Optional Feedback GPLL Input Pins". Soll lieber an den General Purpose PLL-Input Pin der Clock verbunden werden? Oder doch lieber an einen normalen Clock Pin. Und für was sind die beiden Pins überhaupt gedacht? Vielleicht ist hier einer, der Lattice kennt und sowas schon mal gemacht hat... Thx, Grüße Bernd
Oscillator and Clock Inputs. FPGA designs are almost without exception created with logic synchronous to some reference frequency. The LatticeXP2 Standard Evaluation Board provides a built-in oscillator that provides a reference frequency for synchronous FPGA logic. Reference frequencies can be applied to other LatticeXP2 clock inputs as well. The LatticeXP2 board provides a low-voltage (3.3V) DIP oscillator. The oscillator is installed in a 14-pin DIP socket. The socket permits the use of either a half-size or full-size DIP oscillator. The output from the oscillator is routed to two series resistors. One of the series resistors is connected to a primary clock input pin. The other resistor is connected to a PLL input pin. It is important to mention that DIP socket pin 8 is shorted to pin 11, so it is not possible to input two different clock frequencies from the socket. In order to provide a frequency on the primary clock input that is different from the PLL clock input it is necessary to remove one of the two series termination resistors, and add a temporary modification to inject an electrically isolated clock signal. Das war ein Auszug aus "Lattice XP2 Standard Evaluation Board / User's Guide" (http://www.latticesemi.com/documents/EB29.pdf). Also, Lattice benutzt beide Eingaenge, dedicated clk input und dedicated Pll input, obwohl kann man nur einen von zwei benutzen. Mein Ratschlag: mach das auch wie Lattice. PS: sorry fuer mein Deutsch, bin doch Russe.
Hallo Bernd, ich habe mal in folgendem Dokument gestöbert und folgende Antworten auf deine Fragen gefunden: http://www.latticesemi.com/documents/TN1126.pdf 1. Kann der Quartzoszillator mit mehr als einem Clock-Pin verbunden werden und macht das Sinn? Eigentlich nicht, da Du das Clock Signal eleganter intern über die Clocknetzwerke verteilen kannst und somit nicht deine IO's verschwendest. 2. Es gibt am FPGA extra "General Purpose PLL-Input-Pins": z.B. : ULC_GPLLT und es gibt extra "Optional Feedback GPLL Input Pins". Soll lieber an den General Purpose PLL-Input Pin der Clock verbunden werden? Oder doch lieber an einen normalen Clock Pin. Und für was sind die beiden Pins überhaupt gedacht? Die interne PLL der XP2 kann von normalen IO's oder von den erwähnten speziellen PLL Eingängen (ULC_GPLLT) getrieben werden. Zu empfehlen ist der spezielle Eingang, da dort das Einspeisedelay kleiner ist, als bei einem normalen IO. Der spezielle Feedback Pin wird nur benötigt, wenn die PLL eine externe Rückkopplung bekommen sollte. Dies wird in den meisten Fällen aber intern gemacht. Viele Grüsse
Hallo, auch ich habe mich die letzten Tage ausführlich mit dem Handbuch des hier beschriebenen FPGA auseinandergesetzt, leider bestehen noch immer zahlreiche Fragen. Verstehe ich das richtig, dass man die PLL gar nicht nach außen auf einen Pin führen kann? Ich hatte angenommen, dass man mittels der PLL und der internen Clock eine Frequenz synthetisieren kann, die man dann nach außen auf einen Pin führt?! Natürlich macht es auch Sinn, einen Takt von einer externen Clock zu synthetisieren, damit dieser dann intern zur Verfügung steht. Jedoch würde ich es sehr verwirrend finden, wenn der erste Weg nicht zu realisieren wäre. Vielen Dank für eure Zeit!
Ich mache dir mal einen sehr praktischen Vorschlag: Installier Diamond 1.4, erstelle ein kleines Testdesign inkl. PLL und probier verschiedene Pinnings durch. Dann wirst du sehen, was der Placer dir um die Ohren haut. Alles andere ist (erfahrungsgemäß) Spekulation.
Chris schrieb: > Verstehe ich das richtig, dass man die PLL gar nicht nach außen auf > einen Pin führen kann? Ich hatte angenommen, dass man mittels der PLL > und der internen Clock eine Frequenz synthetisieren kann, die man dann > nach außen auf einen Pin führt?! kenne mich mit Lattice nicht aus, aber wenn der Lattice FPGA XP2 DDR-Mode IOs hat, dann kann man evtl. einen Takt genauso wie bei den "Xilinxen" herausführen, hier schön beschrieben: Beitrag "Re: Warum überhaupt DDR-Zellen?"
Bei den Lattice XP's sollte das gehen. Allerdings sind dafür nicht alle Pins geeignet. Sowas steht dann im entsprechenden Datasheet
Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.