Diskussion:Reset für FPGA/CPLD
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Kannst du bitte mal das Beispiel erklären, wie das mit dem 16-Bit SR gemeint ist? Stehe da auf dem Schlauch, was das eigentlich soll.
Wenn ich das richtig sehe wird damit ein 16 Takte langer Reset-Puls erzeugt, indem eine Null durch das mit Einsen initialisierte Register durchgeschoben wird. --andreas 22:36, 20. Jul 2007 (CEST)
ein Reset kann sehr wohl Flankengester sein, bei Xilinx oder Altera wird mit der fallenden Flanke der FPGA gelöscht, und mit der steigenden Flanke die Configuration gestartet. (Es ist der Reset des FPGA selbst, nicht der implementierten (User-)Logik gemeint)