Forum: FPGA, VHDL & Co. beide Taktflanken nutzen?

Moin,

um Daten von einem Sensor schnell an einen PC zu übertragen möchte ich
ein FPGA/CPLD und einen USB-Controller benutzen. Die einfache
Datenübertragung an den PC funktioniet nun einwandfrei, der Anschluss
des Sensors bereitet aber Schwierigkeiten: Der Sensor gibt synchron zu
einem Takt Daten aus. Diese müssen dann an den USB-Chip weitergegeben
werden und dieser dann gebeten werden, sie zu übermitteln. Nun dachte
ich, dass ich an steigender Flanke des Taktes die Daten übernehme und
an  fallender, die Datenübertragung Takte. Geht aber nicht, weil man es
nicht kompilieren kann (Bad synchronous usw. ...) Geht das irgendwie?
Man könnte natürlich auch diesen Takt negiert weitergeben oder aber, da
der Sensor über die Logik getaktet wird, ganz auf den Datentakt
verzichten und dort die doppelte Frequenz als Takt nehmen. Ich würde
aber gerne das ganze in möglichst einem Process vereinen, der dann eben
beschriebenes leisten sollte, wenn dies umsetzbar wäre.

Gruß,

Jörn