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Forum: FPGA, VHDL & Co. Frame mit Fifo verzögern


Autor: Hans (Gast)
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Hallo,

Ich bekomme einen Frame über eine 4Bit breite Ethernetschnittstelle in 
meinen FPGA. Nun möchte ich diesen Frame verzögern. Dafür könnte ich 
doch sicherlich einen fifo verwenden. Leider weis ich nicht wie ich 
verschieden lange verzögerungszeiten realisieren kann. Die größe des 
fifos kann man ja nicht einfach so verändern wenn ich das richtig sehe. 
Wie würdet ihr das lösen?

Danke!

Autor: Jan M. (mueschel)
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Du verwechselst Fifo und Schieberegister. Bei einem Schieberegister 
fallen die Daten am Ende einfach raus, bei einem Fifo ist das gar kein 
Problem: Einfach mit dem Lesen so lange warten (nachdem der Fifo nicht 
mehr leer ist) wie die Verzoegerung sein soll.

Autor: Roger Steiner (edge)
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Ein RAM Block mit getrenntem Read-/Write-Port.
Distanz der read und write addresse gibt dir die Verzoegerung in clock 
cycles. Wenns MII ist, dann machs 6 Bit breit und nimm DV und ERROR 
dazu.

Die Distanz kannst du on-the-fly veraendern, jedoch brauchts noch ein 
bisschen Logik um glitches zu verhindern, wenn dir das aber egal ist, 
einfacher kanns nicht sein.

Cheers, Roger

Autor: Hans (Gast)
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Wo finde ich denn soeinen Ram Block? Gibts sowas bei OpenCores? Ich 
steig da nicht anz durch.

Autor: Roger Steiner (edge)
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LPM Wizard, coregen oder wie sie alle heissen. Du koenntest das RAM auch 
in HDL beschreiben und die Synthese wirds dann vielleicht in ein RAM 
umsetzen.

Cheers, Roger

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