Gast
#887563
Hi Leitung wie ihr wisst nehmen die meistens ICs daten ber der fallenden Flanke In meinem Fall soll ich 2 Bytes an dem DA Wandler schicken. nach 16 Clock muss der CS (Async) High sein.nach 16 clock sind alle Daten ignoriert. ich habe die CS Signale und CLk signale auf dem Oszi visualisiert. aber auf dem oszilloskope geht nicht die CS leitung hoch nach den 16 Clock. die CS geht hoch 10 microsekunden nach dem alle 16 clock generiert sind? NB:während den 16 Clock ist CS Low und ungefähr 10 us nachdem alle Clock signale generiert sind geht die CS leitung hoch Eine Idee?