Forum: FPGA, VHDL & Co. Verknüpfungen besser als mehrere if's?


Verknüpfungen besser als mehrere if's?
von lange Leitung (Gast)

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Hallo,

spart man Platz/Resourcen, wenn man mehrere Signalzustände gleichzeitig 
checken will und statt
1
if (signal1 = '0') then

2
  if (signal 2 = '1') then

3
    if (signal_3 = '1') then

alles in ein if packt? Also so:
1
if (signal1 = '0' AND signal2 = '1' AND signal3 = '1') then

Oder macht die Synthese da das gleiche draus?

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Re: Verknüpfungen besser als mehrere if's?
von Mark (Gast)

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Hi

das ist dasselbe in grün.

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Re: Verknüpfungen besser als mehrere if's?
von lkmiller (Gast)

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Einfach mal ausprobieren???

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