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Forum: FPGA, VHDL & Co. Problem mit PAR: Wo bleibt die Logik?


Autor: Tom Nachdenk (tom-nachdenk)
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Ich habe ein Problem bei dem ich nicht weiterkomme. Ich habe ein Projekt 
T80 core + ROM und RAM + eyecandy (das Z80 soc von Opencores um genau zu 
sein) das ich aus Übungsgründen auf das Spartan3 Starterboard portieren 
wollte. Habe dann auch (wie ich hoffe korrekt) die fehlenden 
Core-generatoren Bestandteile händisch nachpro...(von anderswo kopiert) 
und es bis zu einem durchlaufen der Synthese gebracht. Der 
Synthesereport erzählt mir etwas von ca. 60% Auslastung bei den Slices, 
soweit so gut, sollte also gut passen.
Allerdings läuft Place und Route (ich benutze wieder den Makefile-Flow) 
in Rekordzeit durch und der Report erzählt mir was von 1% benutzten 
Slices.

Irgendwo wird da offensichtlich etwas wesentliches weggelassen oder 
wegoptimiert. Hat vielleicht jemand eine Idee wo ich ansetzen könnte? 
Wie gesagt, bei der Synthese scheint noch alles da zu sein :(

Autor: Andreas Schwarz (andreas) (Admin) Benutzerseite Flattr this
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Ist der Prozessor denn überhaupt mit irgendwelchen Ein- und Ausgängen 
verbunden? Das kann man leicht vergessen wenn man nur mal schnell testen 
will wie etwas synthetisiert wird.

Autor: Rick Dangerus (Gast)
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Ansonsten wäre es auch hilfreich, das log-File hier mal einzustellen.

Rick

Autor: Tom Nachdenk (tom-nachdenk)
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Mit Brille wäre das wohl nicht passiert :(
Also, mittlerweile hab ich auch die log-Datei von map gefunden und 
dieser entnehmen können das so ziemlich jedes signal entfernt wurde.

Fehlerquelle war, Andreas lag schon ziemlich dichte dran daran das ich 
beim Auskommentieren des Drehencoders des S3E-Boards übersehen habe das 
dort das Center-Signal mit dem Reset des T80 verbunden war. Scheinbar 
war Reset dauerhaft aktiv wodurch der T80 dann wegoptimiert wurde und in 
Folge daraus auch der Rest des Systems.

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