Hallo,
ich beschäftige mich gerade mit den Überlegungen, wie man einen ARM7
(z.B. SAM7SE512) an ein FPGA über den static memory controller anbindet.
Die Timings im Datenblatt geben die Signale für den Speicherzugriff alle
in Abhängigkeit des Master-Clocks MCK an, den man aber von außen nicht
bekommt. Laut dem at91.com-Forum kann man den SDRAM-Clock SDCK
missbrauchen, der folgende Parameter hat:
1 | (1) Symbol | (2) Parameter | (3) Minimum | (4) Maximum |
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2 | (1) SDRAMCxx | (2) MCK Rising to SDCK Rising | (3) 5.381 | (4) 8.038 |
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3 | (1) SDRAMCxx | (2) MCK Falling to SDCK Falling | (3) 4.832 | (4) 7.219 |
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Wenn ich das richtig verstehe, dann kommt der SDCK um 5 bis 8ns zuspät.
Kann man über Constraints (z.B. Altera oder Xilinx) beim
Synthesewerkzeug einstellen, dass bestimmte Signale verzögert werden,
bzw dem Werkzeug mitteilen, dass das CLK-Signal später kommt?
Für Hilfe wäre ich sehr dankbar :-)
Mfg
Thomas Pototschnig