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Forum: FPGA, VHDL & Co. Dual Port Ram initalisieren


Autor: Mario Borer (mgborer)
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Hallo zusammen

wie kann ich einen Array von std_logic_vectors mit einem bestimmten Wert 
initalisieren (aktuell mal 0)? Der Grund liegt darin, dass ich zu Beginn 
der Simulation einen definierten Wert im DP-Ram stehen haben möchte.

Danke und Gruess
Mario

Autor: Eman (Gast)
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In der Testbench sind doch die In- und Out-Ports als Signale definiert, 
und denen gibst du einfach Startwerte mit ":= (others => '0')".

Autor: Mario Borer (mgborer)
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Eman wrote:
> In der Testbench sind doch die In- und Out-Ports als Signale definiert,
> und denen gibst du einfach Startwerte mit ":= (others => '0')".

Hallo Eman

danke, das stimmt. Würde ich glaub auch so machen. Aber wie gehst Du vor 
wenn  folgendes da steht:

type ram_type is array (0 to 2**A'length-1) of std_logic_vector 
(DI'range);
signal RAM : ram_type;

Wie initalisiere ich dieses Array per default auf 0 Werte?

Gruess
Mario

Autor: Da Micha (damicha)
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ganz einfach:

signal RAM : ram_type := (others => (others => '0'));

Autor: Mario Borer (mgborer)
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Hallo Da Micha

Danke für den Tipp. Hab ich wieder mal was über Verschachtelung gelernt. 
Merci.

Gruess
Mario

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