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Forum: FPGA, VHDL & Co. USB Daten in FPGA Fifo


Autor: Stephan N. (schteve)
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Hallo,

ich bin ziemlich neu in dem Themengebiet hier und habe mal ne Frage.

Die Wrotbreite die ich vom USB Device bekomme ist 64 Bit. Das GPIF 
Interface hat einen 16 Bit Datenbus. Nun moechte ich die Daten auf dem 
FPGA in ein FIFO schreiben und zu einem 64 Bit Wort zusammenbringen.

Irgendwie habe ich keine Ahnung wie ich das machen soll, daher waere es 
sehr nett wenn mir jmd helfen koennte. Falls ihr mir Infos braucht 
einfach schreien.

Vielen Dank.
Gruesse
Stephan

Autor: Kest (Gast)
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Sehr einfache Möglichkeit ist, FIFO mit verschiedenen Datenbreiten zu 
erstellen. Auf der Schreibseite (vom USB) hast Du dann 16 Bit, auf der 
Leseseite - 64 Bit.

Werden vom USB 4 Werte reingeschrieben, geht auf der Readseite 
FIFO_empty auf low, dann weist Du, dass Du aus dem FIFO lesen darfst und 
liest ein 64 Bit Wert.

Grüße,
Kest

Autor: Stephan N. (schteve)
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Ok, Danke fuer die schnelle Antwort!

also habe ich eine Data_in[15..0] und ein Data_out[63..0].
Aber ich muss viermal vom USB Dev lesen, dass ich die Daten 
zusammenbekomme? Da verstehe ich nicht ganz wie dass funktionieren soll.

Autor: Kest (Gast)
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Zunächst mal erstelle mit Hilfe von Coregenerator/Megawizzard ein FIFO 
mit unterschiedlichen Bitbreiten an den Ein/Ausgängen.

Pseudocode:

FIFO ( clk_in : in std_logic
       data_in : in std_logic_vector(15 downto 0),
       wr_en   : in std_logic;
       wr_full : out std_logic;

       clk_out : in std_logic
       data_out : out std_logic_vector(63 downto 0)
       rd_request : in std_logic
       rd_empty   : out std_logic)


Dann verschaltest Du es ungefähr so:

data_in <= USB_DATA;
wr_en   <= USB_DATA_valid and not wr_full;

HOST_SIDE_DATA <= data_out;
rd_request <= not rd_empty;

HOST_SIDE_DATA_valid <= rd_request (eventuell registert, falls die Daten 
einen Takt später kommen)

Alles andere macht dann das FIFO für Dich.

Grüße,
Kest

Autor: Stephan N. (schteve)
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Super,
werde ich gleich ausprobieren.

Vielen Dank

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