Finde Verilogfehler nicht

Hallo,

ich habe in mienem Verilog-Code folgende IF-Verzweigung:

If((CounterX>0) && (CounterY>0))
begin
R_schalten=1;
G_schalten=1;
B_schalten=0;
end


Da ist angeblich ein Fehler drin:

# ** Error: E:/VGA_Ansteuerung.v(87): near "begin": syntax error, 
unexpected "begin", expecting ';'
# ** Error: E:/VGA_Ansteuerung.v(93): near "begin": syntax error, 
unexpected "begin", expecting ';' or ','


Wo zum Teufel ist der Fehler?

Danke,
Frank