signal x: std_logic; -- := 'U'; die default Initialisierung von x ist 'U', weil es left-most ist. Bei der Simulation habe ich ein signal mehr signal y: bit; y <= x'transaction; wobei y '1' ab den Anfang zu sein scheint und an x zur Zeit 0 keine Zuweisung erfolgt. Wenn ich richtig verstehe, ist Initialisierung keine Zuweisung, aber sicher bin ich da nicht. Hoffe jemand weiss die Antwort, ansonten schaue ich mir morgen an, was modelsim dazu meint. grüsse
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