Hallo zusammen, ich möchte einen digitalen Down Converter in einem FPGA implementieren. Der DDC soll mit 400 MS/s gefüttert werden und um den Faktor 16 reduzieren, so dass am Ausgang noch 25 MS/s rauskommen. Der FPGA soll mit einer Clock von 100 MHz betrieben werden. Wie kann ich dies realiseren, dass ich bei einem interen Takt von 100 MHz einen Datenstrom von 400 MS/s bewältige? Kann ich einen NCO mit 70 MHz bei einer FPGA Clock von 100 MHz überhaupt realisieren? Grüße, mcten
Naja, du müsstest vermutlich den 100MHz Takt erst mal auf 400MHz bringen, mit einem DCM (ich geh einfach mal von Xilinx aus...). Dann ist noch die Frage, ob du die 400MS/s einfach so downsamplen kannst, oder ob du während des Downsamplen noch dafür sorgen musst, dass du tiefpass-filterst, um das Abtasttheorem einzuhalten. Wenn du ein 50 MHz Signal mit 400MHz abtastet und dann einfach so jedes 16. Sample nur nimmst, bekommst du ja die lustigsten Alias-Effekte rein....
> 400 MS/s gefüttert werden und um den Faktor 16 > reduzieren, so dass am Ausgang noch 25 MS/s rauskommen Bekommst du zu den 400MS einen Takt mit? Falls ja, dann würde ich die Verarbeitung lokal zu diesem Takt und asynchron zu den 100MHz-FPGA-Takt laufen lassen. Erst wenn die Datenrate handliche 25MS erreicht hat ist ein Wechsel mit einem FIFO auf die 100MHz sinnvoll.
Ja, also gefiltert wird auf jeden Fall. Es werden 3 FIR Filter sein um die Datenreduzierung von 2,2 und 4 vor Aliasing zu schützen. Für einen NCO ist die maximale Ausgangsfrequenz ein Viertel der Sample Frequenz. Also muss mein Clock bei mindestens 280 MHz liegen. > Bekommst du zu den 400MS einen Takt mit? Das steht noch nicht fest. Das Eingangssignal (Signal bei 70-75 MHz) soll mit dem Ausgangssignal des NCO in Basisband gemischt werden. Irgendwie komm ich nicht klar mit der hohen Abtastrate und dem FPGA Clock. Für den NCO brauch ich also auf jedenfall eine höhere FPGA Clock.
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