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Forum: FPGA, VHDL & Co. vhdl Frage, aggregat


Autor: daniel (Gast)
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Hallo,
        -- in architecture declatation
  type enum1 is (A,B,C);
  type enum2 is (A,B,C);
  signal x1 : enum1 := A;
  signal x2 : enum2 := A;

  signal n: integer range 0 to 31;
  signal m: integer range 0 to 63;

        -- in architecture body

  (x1,x2) <= (B,B);
  (n,m) <= (1,1);    -- syntax error


vhdl hat im Gegensatz zu meisten Sprachen eine andere Bedeutung von
Literalen. zB kann von einem '0' nicht auf Typ bit oder std_logic
geschlossen werden, wohingegen in C++ zB 1 immer den Typ int hat.
Ebenso kann im oberen Code vom (benutzerdefiniertem) Literal A
nicht auf typ enum1 oder enum2 geschlossen werden.
Um die explizit Literal zu einem Typ zu konvertieren kann man ja
enum1'(A) oder enum2'(A) ausschreiben. Das braucht man zb in dieser
Situation.

  procedure x(a: enum1) is
  begin
  end;

  procedure x(a: enum2) is
  begin
  end;

Aufruf x(A) ist doppeldeutig!

Nun zu meinem Problem mit dem obigen Code:
Ich wundere mich warum in dem obigen Code, die concurrent assignment
(n,m) <= (1,1)  nicht funktioniert, dafür aber (x1,x2) <= (B,B)

grüsse, daniel

Autor: Gast (Gast)
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nur mal so geraten: integer'(1)?

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