SD-RAM teilweiser refresh möglich?

MW Gast #1110487
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Zwei Fragen zum Refresh bei SD-RAMs:

1. So wie ich es verstanden habe, wird eine Zeile beim lesen/schreiben 
automatisch vollständig refreshed. Wenn ich also alle Zeilen regelmäßig 
lese/schreibe, ist kein self/auto refresh nötig?

2. Müssen unbedingt alle Zeilen refreshed werden, auch wenn man diese 
nicht nutzt? Brauch für eine Anwendung nur ein Viertel der Zeilen, 
welche ich dann regelmäßig lesen/schreiben würde.
Wahrscheinlich muss man es aufgrund der internen Architektur des 
SD-RAMs, die ungleich der logischen sein kann? Oder doch nicht?

Ziel ist, auf self/auto refresh-Zyklen zu verzichten.
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MW Gast #1111368
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Danke Jörg.

Eine Anschlussfrage, kann ich bei mehreren Bänken, während eine gerade 
im Lesebetrieb Daten ausgibt, Zeilen einer anderen Bank aktivieren?

Also eine Art Pipeline schaffen derart:

A1-NP-NP-              -A2-NP-NP-
        -R1-NP-NP-              -R2-NP-NP-
                 -a1-a2-a3-a4-a5-a6-a7-a8-b1-b2-...-b8


(alle drei Zeilen synchron, oben Activatekommados, mitte Read, unten 
Datenausgabe mit CAS=3)

mit
A1 Activate Zeile in Bank 1
A2 Activate Zeile in Bank 2
R1 Lesekommando in Bank 1
R2 Lesekommando in Bank 2
a1...a8 Leseburst Länge 8 aus Bank 1
b1...b8 Leseburst Länge 8 aus Bank 2
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Benedikt K. #1111375
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Es sollte funktionieren (falls das Datenblatt nichts anderes schreibt, 
ich hatte mal ein SDRAM, bei dem aus Kostengründen ein Teil von beiden 
Bänken genutzt wurde, so dass man immer nur 1 Bank aktivieren konnte, 
aber das SDRAM war schon etwas älter und etwas speziell).
Dies ist der große Vorteil von mehreren Bänken: Man kann einen 
lückenlosen Datenstrom erzeugen.
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MW Gast #1111431
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Danke für die Aussagen.

>Es sollte funktionieren (falls das Datenblatt nichts anderes schreibt,

Das ist eben mein Problem. Wie Klaus auch sagt, darüber steht nichts im 
Datenblatt. Allerdings sollte es bei jedem SD-RAM meiner Meinung nach so 
sein.
Ich benutze einen MT48V4M32LFFC.
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Benedikt K. #1111446
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MW wrote:

>>Es sollte funktionieren (falls das Datenblatt nichts anderes schreibt,
>
> Das ist eben mein Problem. Wie Klaus auch sagt, darüber steht nichts im
> Datenblatt.

Meine Antwort bezog sich auf das gleichzeitige Aktivieren von mehreren 
Bänken. Das wird zumindest ausdrücklich erwähnt:

SDRAMs offer substantial advances in DRAM operating
performance, [...] the ability to interleave
between internal banks in order to hide precharge
time and the capability to randomly change column
addresses on each clock cycle during a burst access.
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