Hallo zusammen, für eine Anwendung überlegen wir ein Step-Down-Regler mit Hilfe von AD-Wandlern und einem FPGAs zu realisieren. Mich würde eine qualifizierte Einschätzung interessieren, ob das folgende Regelungstechnisch in einem FPGA in den Griff zu bekommen ist: Anforderungen: Es sollen insgesamt 8 frei programmierbare Spannungen erzeugt werden. Jede Spannung soll zwischen 0,5V und 1,8V in 10mV-Schritten frei programmierbar sein. Die Step-Down-Schalteinheit selbst soll aus einer Zwischenkreisspannung von 3,3V gespeist werden. So weit so gut. Jetzt kommt das Spannende: Insgesamt sollen die 8 Spannungen von 16 einzelnen Step-Down-Schalteinheiten generiert werden. Jede Step-Down-Schalteinheit kann bis zu 6,25A liefern. Zusammen also max. 100A! Dazu soll jede Schalteinheit auf jede Ausgangsspannung geschaltet werden können. Dadurch kann der entnehmbare Strom pro Ausgang variiert werden. Z.B. 1. Spannung 1,5V/18,75A 2. Spannung 1,23V/6,25A ... . Im Extremfall können alle Schalteinheiten auf einen Ausgang geschaltet werden. Die Schalteinheiten sollen jeweils um 22,5° (360°/16) Phasenverschoben mit einer PWM angesteuert werden. Es stehen ca. 10000uF an keramischen Kondensatoren pro Spannung zur Stabilisierung zur Verfügung. Nun der Rahmen den ich mir für die Lösung vorstelle: - Feste Schaltfrequenz 390,625 kHz als 9-Bit PWM (100MHz für die ersten 8 Bit und das 9. mit der negativen Flanke) - 12 Bit ADC mit 6,25 MSPS für jede der 8 Spannungen. - PID-Regler im FPGA zur Berechnung des 9-Bit PWM-Wertes
> und das 9. mit der negativen Flanke Warum das? Für das FPGA bringt das nichts, es muß (partiell) sowieso die 180MHz abkönnen. Ob 180 nur mit der steigenden Flanke, oder 90 auch mit der fallenden: das Timig-Budget ist das selbe.. > als 9-Bit PWM Ich glaube nicht, dass du so hoch auflösen mußt. Du kannst die Auflösung (auf Kosten des Ripples) erhöhen, indem du "nur" mit 8 bit fährst, dann aber in aufeinanderfolgenden Zyklen einen Offset von 1 dazunimmst oder den "originalen" Wert ausgibst. > Dazu soll jede Schalteinheit auf jede Ausgangsspannung geschaltet > werden können. Das allein ist schon eine spannende Angelegenheit. Wie hast du dir das vorgestellt? > Die Step-Down-Schalteinheit selbst soll aus einer Zwischenkreisspannung > von 3,3V gespeist werden. Erstaunlich niedrig, wo kommt die her? > Zusammen also max. 100A! Das ist machbar, mein Schweißgerät kann das auch ;-)
Also das Vorhaben klingt sehr erstaunlich. Ich kann nur sagen, wir haben mal ein Board gebaut mit 5 verschiedenen Spannungen und diese StepDown Wandler haben nur Probleme gemacht. Haben uns dann Hilfe von einem Applikation Ing. geholt, der die Dinger vertreibt und nichts anderes den ganzen Tag macht. Vielleicht sollte man da mal Anfragen ob solch ein Vorhaben eine Chance verdient. Nichts desto trotz aus der Nase fließt kein Bienenhonig. Viel Glück.
>> und das 9. mit der negativen Flanke > Warum das? > Für das FPGA bringt das nichts, es muß (partiell) sowieso die 180MHz > abkönnen. Ob 180 nur mit der steigenden Flanke, oder 90 auch mit der > fallenden: das Timig-Budget ist das selbe.. Nicht ganz richtig. Mit einem geschickten Design Multicycle oder einer angepassten Anordnung hat man dann auch 1,5 Takte lang Zeit. Eine einfache PWM kann man ja dann über kombinatorische Logik am Ausgang asynchron verodern. Dadurch kann man durchaus die PWM-Abstufung erhöhen. Desweitern könnte man ja noch mit Phasenverschobenen Takten arbeiten. So wäre sicherlich auch noch ein 10. Bit möglich. Gutes Constraining vorrausgesetzt. > Du kannst die Auflösung (auf Kosten des Ripples) erhöhen, indem du "nur" mit 8 bit fährst, ... Gefordert sind 10mV max. Ripple inkl. Reglerschwingen. > Das allein ist schon eine spannende Angelegenheit. Wie hast du dir das > vorgestellt? Dazu gibt es ja Mosfets. Diese antiparallel in Reihe geschaltet (Source und Gate zusammen) und dann einfach 0 und 12V Gatespannung schalten. Die Schalteinheiten müssen ja nicht dynamisch umgeschalten werden sondern nur im ausgeschalteten Betriebszustand. >> Die Step-Down-Schalteinheit selbst soll aus einer Zwischenkreisspannung >> von 3,3V gespeist werden. > Erstaunlich niedrig, wo kommt die her? Netzteile 3,3V/85A von Meanwell (Typ: SP-480): Schon für unter 100 EUR zu haben. Bei 3,3V hat man wenigstens noch vernünftige Pulls-Pausen-Verhältnisse und nicht so große Spitzenströme in den Drosseln. >> Zusammen also max. 100A! Das schöne ist dass in dem Betriebsfall 16 Einheiten zeitversetzt schalten. Dadurch hat man effektiv die Schaltfrequenz auf 6,25 MHz erhöht. Die Regelzeit aber auch.
>> Das allein ist schon eine spannende Angelegenheit. Wie hast du dir das >> vorgestellt? > Dazu gibt es ja Mosfets. Diese antiparallel in Reihe geschaltet (Source > und Gate zusammen) und dann einfach 0 und 12V Gatespannung schalten. Was soll diese Schaltung bringen? Was hat denn diese Schaltung für eine Durchgangscharakteristik (z.B. bei 1,2V)? Du willst 10mV Ripple, und schaltest danach 6 A über z.B. 10m Ohm? Das sind immerhin auch 60mV. Ist das egal?
>> Dazu gibt es ja Mosfets. Diese antiparallel in Reihe geschaltet (Source >> und Gate zusammen) und dann einfach 0 und 12V Gatespannung schalten. > Was soll diese Schaltung bringen? > Was hat denn diese Schaltung für eine Durchgangscharakteristik (z.B. bei > 1,2V)? > > Du willst 10mV Ripple, und schaltest danach 6 A über z.B. 10m Ohm? > Das sind immerhin auch 60mV. Ist das egal? Als Mosfets kommt z.B. der IRF6797 in Frage 1,1 mOhm typisch. Zwei in Reihe sind dann eben 2,2 mOhm. Bei 6,25A wären das 13,75 mV. Die Kapazitäten sind ja vom Schaltregler aus gesehen hinter den Schaltern. Vorne dran natürlich auch ein paar. Und geregelt wird auf die Spannung hinter dem Schalter. Insofern spielt für die Regelung der Spannungsabfall nicht die Rolle. Lediglich die Verlustleistung und damit der Wirkungsgrad wird davon beeinflusst. Die antiparallele Anordnung braucht man wegen der Dioden in den FETs. Sonst fließt Strom im Ausgeschateten Zustand von einer Ausgangsspannung mit höherem Spannungspotential rückwärts in die Schaltregelstufe. Um aber auf die ursprüngliche Frage zurück zu kommen: Mich würde interessieren, ob das regelungstechnisch in einem FPGA mit dem PID, der PWM und den ADCs in den Griff zu bekommen ist.
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