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Forum: FPGA, VHDL & Co. timespec für internen Takt aus DCM-Modul


Autor: Bustel (Gast)
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Guten Morgen,

ich generiere mir einen Takt aus einem DCM-Modul zur internen Verwendung 
(Xilinx Spartan3). Der Takt selbst ist als Signal im Top-Modul definiert

signal CLK2 : STD_LOGIC := '0';

Wie kann ich diesem Takt nun eine Timingvorgabe machen?

So funktioniert es leider nicht...
NET "CLK2" PERIOD = 20 ns HIGH 50 %;

Ist es denn prinzipiell überhaupt möglich allen Signalen Timingvorgaben 
zugeben?

Danke, Gruß,
Bustle

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> DCM-Modul
Am einfachsten ist es, hier den Takt anzugeben, den in den DCM reingeht. 
Die Tools berechnen daraus dann die abgeleiteten Takte.

Autor: Bustel (Gast)
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Danke für die schnell Antwort.
-> Heißt das auch das intern definiert Signal sich nicht definieren 
lassen. Z.B. wenn ich ein Signal bevorzugt behandeln möchte.

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