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Forum: FPGA, VHDL & Co. Quarzoszillator von 5V auf 1,8V


Autor: Michael (Gast)
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Hallo,

Ich habe da eine Frage bezüglich eines Quarzoszillators.

Mein CPLD hat ein VCCINT von maximal 2,4V. Das trifft ja dann auch auf 
die GPCLK-Pins zu oder? Wieviel Strom braucht der CPLD für den 
Clock-Pin, finde da leider nichts im Datenblatt...

Kann ich um die Ausgangsspannung auf 1,8V zu begrenzen einfach eine 
Zenerdiode an den Ausgang des Oszillators schalten?

Autor: Bernd G. (Firma: LWL flex SSI) (berndg)
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> Kann ich um die Ausgangsspannung auf 1,8V zu begrenzen einfach eine
> Zenerdiode an den Ausgang des Oszillators schalten?

Nein, die Z-Diode ist zu langsam. Ich erledige solche Sache mit 
niederohmigen Spannungsteilern (ca 300 - 500 Ohm Gesamtwiderstand), wenn 
es gar nicht anders geht.
Vccint ist üblicherweise die Core-Spannung, die mit den IO-Pins nicht 
viel zu tun hat. Das Clock-Pin sollte an irgendeiner IO-Bank mit der 
entsprechend angelegten Spannung hängen. So ist es jedenfalls bei 
Xilinx.

Autor: Michael (Gast)
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Danke erstmal!

Wenn ich doch eine Bank dann auf 3,3V lege, dann müsste ich doch durch 
einen einfachen 100 Ohm Widerstand den GCLK auch mit 5V betreiben 
können, oder?

Wie groß ist denn die Stromaufnahme des Clocks?

Autor: Bernd G. (Firma: LWL flex SSI) (berndg)
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> einen einfachen 100 Ohm Widerstand den GCLK auch mit 5V betreiben
> können, oder?

Wenn es ein XC 95xxx XL ist, brauchst du gar nichts, dessen Eingänge 
sind bei Vcc 3,3 V sogar 5-V-tolerant.
Ansonsten niederohmiger Spt.: 120 Ohm in Serie, 270 Ohm vom Clockpin 
nach Masse.

Stromaufnahme Clk = 0. Ist aber eine kapazitive Last von ein paar pF.

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Nein, die Z-Diode ist zu langsam.
Das halte ich für eine gewagte Aussage, wenn noch keine Frequenz 
angegeben wurde   ;-)

Aber in dem vorgesehenen Spannungs- und Anwendungsbbreich sind Z-Dioden 
tatsächlich arg ungünstig:
1) hohe Kapazität (um 1 nF)
2) hoher dynamischer Widerstand, also schlechte Begrenzung

Autor: Bernd G. (Firma: LWL flex SSI) (berndg)
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> Das halte ich für eine gewagte Aussage, wenn noch keine Frequenz
> angegeben wurde   ;-)

Bereits bei 1 MHz gehen die Dinger in die Knie. Ich bin von heute 
üblichen Flankenanstiegs- und Abfallzeiten der Oszillatoren in der 
Größenordnung weniger ns ausgegangen.
Haupthindernis ist jedoch die hohe Kapazität, wie du schon sagst.

Autor: Schrotty (Gast)
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ggf. könnte man mit einer Schottky Diode (geringes Uf) den Pegel gegen 
die Corespannung "klemmen" dann hat man am Pin maximal Ucore + Ufdiode. 
Muss dann halt schauen, ob die Spezifikation des Chips dies mitmacht.

Autor: Michael (Gast)
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Sorry hatte ich vergessen hier hinzuschreiben der Clock liegt bei 
25MHz...


Reicht es eigentlich ein VCCIO1 anzuschließen oder muss ich alle 3 
VCCIO1-Pins an die Versorgungsspannung anklemmen?

Die gleiche Frage auch für VCCINT und GND-Pins....

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> der Clock liegt bei 25MHz...
wie Bernd schon sagte:
Nimm einen hübsch niederohmigen Spannungsteiler.

EDIT:
> muss ich alle 3 VCCIO1-Pins an die Versorgungsspannung anklemmen?
Ja.
Und alle GND an GND.

Autor: Michael (Gast)
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Erst mal vielen Danke an alle, die Antworten sind echt super!


Aber kann ich wenn ich eine I/O-Bank nicht brauche einfach die VCCIO und 
GNDIO für diese Bank offen lassen, oder müssen die trotzdem verbunden 
werden?

Wenn ich einen Pin als CLK-Pin definiere, gilt der dann nur für die Bank 
auf der er liegt oder für alle?

Autor: Klaus Falser (kfalser)
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Ich würde VCCIO in jedem Fall versorgen. Bei manchen CPLDs kann man die 
unbenutzten Pins fest auf GND legen und diese als zusätzliche GND-Pins 
verwenden. Das erhöht die Signal-Qualität der Ausgänge.
Du solltest aber versuchen, die Signale über alle Bänke zu verteilen, 
also nicht unbedingt eine Bank voll machen und die andere leer lassen.

Die 2. Frage ist nicht ganz klar. Wenn der Pin ein Clk Pin ist, dann 
gilt des Clk-Signal natürlich intern für das ganze Design.
Der Clk-Pin ist aber Teil der Bank, somit gelten dafür die VCCIO 
Einstellungen dieser Bank.
Dass man den Clk nur an spezielle Pins legen soll  (GCLKx) hast Du 
gesehen, oder?

Autor: DI UV (Gast)
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<Aber kann ich wenn ich eine I/O-Bank nicht brauche einfach die VCCIO 
und
<GNDIO für diese Bank offen lassen, oder müssen die trotzdem verbunden
<werden?

Fürs design unbenutzte Pins kann man prima zum debugging verwenden. Ergo 
lege ich alle unbenutzten Pins auf Testpunkte, so kann man mit dem 
Testkopf oder einem Fädeldrähtchen dran. Dazu muss allerdings die Bank 
mit VCCIO versorgt sein, ergo anschliessen.

Zur Ursprungsfrage, die Corespannung sollte unabhängig von den 
Eingangspegel sein. Wenn dein COLD ein VCCINT (Corespannug) von 2V4 
verlangt, heisst das noch lange nicht, das der Pegel vom externen Takt 
2V4 nicht überschreiten darf. Für diesen Pegel ist die IO-Spannung der 
Bank maßgeblich.
So hat der Virtex5 ein VccInt von max. 1V05 kann aber locker mit 3V3 
Signalen gefüttert werden.

MfG

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> VCCIO und GNDIO ... offen lassen
GND habe ich schon erwähnt. Der wird angeschlossen.

Und für VCCIO kannst du mal im Datenblatt nachsehen. Wenn dort NC (not 
connected) als gültige Betriebsspannung angegeben ist, darfst du die 
auch offen lassen. Aber ich würde mal stark vermuten, dass dort eine 
Zahl zwischen VCCcore und 5V steht.

EDIT:
> Wieviel Strom braucht der CPLD für den Clock-Pin?
Und noch immer können wir nur raten, was das für ein CPLD ist... :-/

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