www.mikrocontroller.net

Forum: FPGA, VHDL & Co. Ausgang wechselt ohne Grund


Autor: Chris Lambert (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Hallo miteinander,

ich habe ein Eingangssignal (kleine Peaks) auf welches ich reagieren 
möchte,
daraufhin lasse ich bei jedem PEAK einen Ausgang toggelen:

z.B.

 begin
    if reset = '1' then
      S_OUT <= '0';
    elsif rising_edge(S_IN)then
  CAM_WEN <= NOT S_OUT;
    end if;

etc.

Mein Problem ist nur, das der Ausgang sporadisch seinen Pegel ändert!

Am Oszi ist das Signal S_IN sauber, der Ausgang ändert sich auch bei 
steigender Flanke des Signals nur Verändert sich das Signal S_OUT 
sporadisch!

Wo liegt hier der Fehler?

Danke für eure Mithilfe
Chris

Autor: Duke Scarring (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Wahrscheinlich ist Dein Oszi zu langsam und kann die Spikes auf S_IN 
nicht auflösen. Außerdem würde ich das Signal erst auf den internen Takt 
einsynchronisieren (2FF) und dann verwenden.

Welche Dauer der Eingangssignale willst Du detektieren?
Wenn Du rising_edge(S_IN) schreibst, wird Dein Signal als Takt verwendet 
und der kann sehr hoch sein.

Duke

Autor: Chris Lambert (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Hallo nochmal:

also mein Oszi kann die Eingangspeaks detektieren, ich möchte ja nur den 
Ausgang S_OUT bei Auftreten einer positiven Flanke des Eingangssignals 
S_IN toggeln.
Zwar toggelt der Ausgang S_OUT bei positiver Flanke von S_IN, nur 
toggelt dieser aber auch sporadisch!!!


Gruß
Chris

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
Datum:

Bewertung
0 lesenswert
nicht lesenswert
> Zwar toggelt der Ausgang S_OUT bei positiver Flanke von S_IN, nur
> toggelt dieser aber auch sporadisch!!!
Tut er das auch, wenn du den Eingangspin gegen GND kurzschließt?

Was Duke Scarring sagen will ist: der Ausgang S_OUT toggelt sogar, wenn 
die Peaks so kurz sind, dass du die auf dem Oszi gar nicht siehst... :-/

Autor: Chris Lambert (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Danke erstmal,

wenn ich diesen gegen GND kurzschließe tut er dies auch, ich habe 
gemerkt, dass der Ausgang nur verrückt spielt, wenn ich auf 
Dateneingängen Daten anliegen habe.
Sind die Daten Eingänge low, sprich keine Daten toggelt mir der Ausgang 
so wie er soll, liegen Daten am Dateneingang (ständiger Wechsel 0->1 
1->0) so toggelt der oben erwähnte Ausgang wieder willt durcheinander.

Dateneingänge sind nirgends mit dem toggelnden Ausgang verknüpft!

Gruß
Chris

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
Datum:

Bewertung
0 lesenswert
nicht lesenswert
> Dateneingänge sind nirgends mit dem toggelnden Ausgang verknüpft!
Oh, doch: über die Platine (Versorgung und Layout)... :-/
Was ist das für ein Board?

Antwort schreiben

Die Angabe einer E-Mail-Adresse ist freiwillig. Wenn Sie automatisch per E-Mail über Antworten auf Ihren Beitrag informiert werden möchten, melden Sie sich bitte an.

Wichtige Regeln - erst lesen, dann posten!

  • Groß- und Kleinschreibung verwenden
  • Längeren Sourcecode nicht im Text einfügen, sondern als Dateianhang

Formatierung (mehr Informationen...)

  • [c]C-Code[/c]
  • [avrasm]AVR-Assembler-Code[/avrasm]
  • [vhdl]VHDL-Code[/vhdl]
  • [code]Code in anderen Sprachen, ASCII-Zeichnungen[/code]
  • [math]Formel in LaTeX-Syntax[/math]
  • [[Titel]] - Link zu Artikel
  • Verweis auf anderen Beitrag einfügen: Rechtsklick auf Beitragstitel,
    "Adresse kopieren", und in den Text einfügen




Bild automatisch verkleinern, falls nötig
Bitte das JPG-Format nur für Fotos und Scans verwenden!
Zeichnungen und Screenshots im PNG- oder
GIF-Format hochladen. Siehe Bildformate.
Hinweis: der ursprüngliche Beitrag ist mehr als 6 Monate alt.
Bitte hier nur auf die ursprüngliche Frage antworten,
für neue Fragen einen neuen Beitrag erstellen.

Mit dem Abschicken bestätigst du, die Nutzungsbedingungen anzuerkennen.