Ich arbeite das erste mal mit ChipsScope und kriege das noch nicht hin. Ich habe, wie in der Beschreibung angegegen, einen ICON und ein ILA erzeugt. Diese habe ich nun in das ISE Projekt aufgenommen. Dort erscheinen beide parallel zu meinem Design und es sind auch noch 2 RAMS zu sehen. Wie schließe ich das nun an? Brauche ich noch einen Wrapper? Wie handle ich das im Zusammenhang mit der PRojektverhalung im BEzug auf DEbig / Implementation und Simulation? Kann man das nicht einfacher machen - wie bei Altera, wo man einfach einen Signal TAP reintut?
Gast wrote: > Ich arbeite das erste mal mit ChipsScope und kriege das noch nicht hin. > Ich habe, wie in der Beschreibung angegegen, einen ICON und ein ILA > erzeugt. Diese habe ich nun in das ISE Projekt aufgenommen. Dort > erscheinen beide parallel zu meinem Design und es sind auch noch 2 RAMS > zu sehen. Wie schließe ich das nun an? > > Brauche ich noch einen Wrapper? Wie handle ich das im Zusammenhang mit > der PRojektverhalung im BEzug auf DEbig / Implementation und Simulation? Im Toplevel machts du folgendes architecture ... signal scontrol : std_logic_vector(35 downto 0); signal strig0 : std_logic_vector(59 downto 0); signal schipsc : std_logic_vector(59 downto 0); component icon port ( control0 : out std_logic_vector(35 downto 0)); end component; component ila port ( control : in std_logic_vector(35 downto 0); clk : in std_logic; trig0 : in std_logic_vector(59 downto 0)); end component; begin micon : icon port map ( control0 => scontrol); mila : ila port map ( control => scontrol, clk => sclk, trig0 => strig0); ... end ... Damit ist den icon und ila verdrahtet. Jetzt musst du nur noch an strig0 deine Signale anschließen. Dann kannst du mit dem Chipscope Analyzer debuggen. Bei Modelsim gibt es eine Warnung, dass er die Componenten icon und ila nicht kennt. Die willst du aber auch nicht simulieren Tom
??? Dann muss ich ja mein Toplevel umbauen! Also irgendwie komme ich da nicht ganz mit. Ich dachte bisher, daß man das von Xilinx ISE aus starten kann: dort wird ja die Core-Generation implizit vorgenommen und ebenso die Signalverdrahtung. Baucht man diese explicite Vorgehensweise über den Core-Generator dann überhaupt noch?
@Gast:
> Baucht man diese explicite Vorgehensweise über den Core-Generator dann überhaupt
noch?
Ja, du mußt den Chipscope-Core erst erstellen.
Als Alternative zum händischen instanziieren kann man noch den
Core-Inserter verwenden. Das ist aber m.E. noch unübersichtlicher.
Duke
Ich habe es immer noch nicht klar: Habe mir jetzt ein frisches Design gegriffen und einfach das gemacht, was Xilinx im Video hat: "New Source" ... "ChipScope Definition and Connection file" und die ganze Prozedure druchgekaut, inkluse Signalverbindung. Siehe Bild. Ich habe dann ein *.cdc im Projekt was nach der Synthese dazu führt, daß ich im Floorplanner sowohl einen anonymen ILA und einen ICON vorfinde. Meines Erachtens macht man damit dann doch alles, oder? Wozu braucht man dann noch die manuelle Vorgehensweise mit dem Anschließen, wie Thomas es beschreibt?
ich habe bisher nur so verdrahtet, diese "manuelle" version kenne ich nicht
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