Hallo, ich habe ein Development Board auf dem ein Oszillator mit 100 MHz drauf ist. Meinen AD-Wandler möchte ich mit 96 MHz und meinen DA-Wandler möchte ich mit 3.84 MHz betreiben. Wie kann ich nun aus dem 100 MHz Takt am besten den 96 MHz und 3.84 MHz Takt erzeugen? Ist es möglich die auf dem FGPA befindlichen PLLs zu nutzen oder führt das zu Problemen? Anderer Vorschlag? Danke für die Tipps.
Hallo Lothar, >> auf dem FGPA befindlichen PLLs >Welches FPGA? >Xilinx z.B. hat keine PLLs :-o Die Aussage stimmte nur bis ausschliesslich Virtex5 Die haben nun beides: PLL und DCM Vor Virtex5 behauptete Xilinx steif und fest, das braucht keiner.... ;) P.S. Spartan6 + Virtex6 haben ebenfalls beides DCM+PLL, heissen da jedoch etwas anders... Gruss Andreas
> Die Aussage stimmte nur bis ausschliesslich Virtex5
Besten Dank, man lernt nie aus ;-)
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