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Forum: FPGA, VHDL & Co. Modelsim: DCM LOCKED_OUT geht nicht auf '1'


Autor: Hochpass (Gast)
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Hi,
der DCM funktioniert. Clk0 und ClkFX kommen raus. Nur das LOCKED Signal 
geht in der Simulation nicht auf 1. Ich brauche das Ding als 
Resetbedingung. Tut aber nicht.

Verwendet habe ich den Clocking Wizard und hab den DCM nicht von Hand 
eingebunden.

Hat wer Ideen? Ich langsam nicht mehr.

Vielen Dank

Autor: Hochpass (Gast)
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Es gibt Sachen, die gibts ja gar nicht.
http://www.xilinx.com/support/answers/30812.htm

:-/

Autor: Gast (Gast)
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Es gibt Regeln, die sich nicht aus logischen Überlegungen ergeben,
sondern aus Erfahrung:

Microsoft: verwende nie ein ungerades Service Pack
 (XP SP3 gilt nicht - das war nur eine Ansammlung von
   vorher veröffentlichten Patches)

Xilinx: Verwende nie eine ISE mit einem SP < 2
  (es sei denn, man macht gerne den Beta-Tester)

Autor: Hochpass (Gast)
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Hab auch nu SP3 ins ISE eingespielt ;-)

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