Hallo zusammen, ...
um meine selbst erstellte simpelst UART Schnittstelle im Chip zu testen
habe ich versucht diese in einen Kern einzubauen der dafür sorgt das der
FPGA mir auf eine Eingabe immer ein echo zurück schickt. Den UART Kern
kann ich sowohl simulieren als auch synthetisieren ... er schein (laut
Simulation) auch einwandfrei zu funktionieren.
Aber der Core drumherum der für die Echo Ausgabe sorgen soll
funktioniert nur in der Simulation ... ich bekomme ihn nicht
synthetisiert weil hierbei immer ein Abbruch mit der Meldung:
1 | "Signal TXEn cannot be synthesized, bad synchronous description.
|
erfolgt.
Der Fehlermarker zeigt in der ISE 10.1 danach auf die Erste Zeile der
Statemachine ... also auf die Sense Liste des Prozesses.
Habe hier schon einige Bad sync. Threads im Forum gelesen ... aber warum
meine Beschreibung nun nicht synthetisiert werden kann habe ich dabei
leider immer noch nicht verstanden.
Kann mir da jemand bei der Fehlersuche helfen?
Gruß,
Stefan