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Forum: FPGA, VHDL & Co. FPGA VHDL Zähler Takt zu lang


Autor: Vi-ta-lee U. (uv-777)
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Hallo,

kann man den dargestellten Zähler anders aufbauen?

Er soll nur einen kurzen Impuls am Ausgang bei bestimmter Frequenz 
erzeugen. Momentan ist mir die Länge des "OUT" Impulses zu lang (2 CLK 
Takte).

Wie kann man das Problemchen lösen? (Eingabe = Eingang)

Vielen Dank!

process (CLK, Reset) 
begin
   if Reset='1' then
  Puffer<='1';
  zahl_a <= (others => '0');    
  elsif CLK='1' and CLK'event then
          
        if Puffer='1' then
    
          zahl_a <= zahl_a + 1;      
                  
          if zahl_a = Eingabe then 
          Puffer<='0';  
          
          end if;
          zahl_b <= "0000"; 
        else        
      
          zahl_b <= zahl_b + 1;
                  
          if zahl_b = "0001" then 
          Puffer<='1';
          end if;
          zahl_a <= "0000";
        end if;      
  end if;
end process;

Out <= not Puffer;


Autor: mac4ever (Gast)
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process (CLK, Reset) 
begin
   if Reset='1' then
  Puffer<='1';
  zahl_a <= (others => '0');    
  elsif CLK='1' and CLK'event then
    Puffer<='1';
    zahl_a <= zahl_a + 1;      
    if zahl_a = Eingabe then 
      Puffer<='0';
      zahl<="0000";
    end if;
  end if;
end process;

Out <= not Puffer;



Autor: mac4ever (Gast)
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Kleiner Fehler: zahl -> zahl_a

Autor: Vi-ta-lee U. (uv-777)
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Vielen Dank,

funktioniert einwandfrei.

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