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Forum: FPGA, VHDL & Co. signed * unsigned


Autor: Gabriel (Gast)
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Hallo zusammen -

Ich habe eine Frage bzgl. signed und unsigned.

Ich verwende folgende libraries:

ieee.std_logic_1164.all;
ieee.std_logic_arith.all;
ieee.std_logic_unsigned.all;

ist es da erlaub, wenn ich folgendes statement benutze?

parama <= signed(a) * unsigned(b);

Grund dafür: a ist ein signed parameter, b ein unsigned.
Das Ergebnis ist auch signed.

Grüße,
Gabriel

Autor: Christian R. (supachris)
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Warum nicht? Wenn param breit genug ist....zumindest erzeugts keinen 
Fehler. Was spricht dagegen, das mal zu simulieren?

Autor: Gabriel (Gast)
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klar funktionierts in der simulation. weiss aber nicht ob man beide 
ausdrücke gleichzeitig in solch einem statement verwenden soll/darf, und 
was das synthese tool draus macht.

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> und was das synthese tool draus macht.
Du könntest dir mal die RTL-Schematics ansehen  :-o
Aus dem Unsigned wird ein Signed gemacht und ein 
Signed-Multiplizierer instantiiert. Für 2 Stück 7-Bit Eingangsvektoren 
sieht das so aus:
Macro Statistics
# Multipliers                                          : 1
 9x8-bit multiplier                                    : 1

BTW:
Mit numeric_std wäre die Frage nicht aufgekommen, denn hier mußt du das 
explizit machen.

Beitrag #3884402 wurde von einem Moderator gelöscht.

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