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Forum: FPGA, VHDL & Co. neue Typen in VHDL


Autor: Andreas (Gast)
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Ich wollte mir einen neuen Typen erstellen. Soll einem unsigned long aus 
C entsprechen.

...
library IEEE;
use ieee.std_logic_arith.all;
use IEEE.numeric_std.all;
use IEEE.std_logic_1164.all;
...
package matrix is

   type ulong is std_logic_vector (15 downto 0);
...

Wenn ich das aber so mache bekomme ich den Fehler:
# ** Error: ../vhd/mat_pkg.vhd(9): near "std_logic_vector": syntax error

fehlen mir irgendwo Klammern?

DANKE
Andreas

Autor: Midnight (Gast)
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Wenn Du anstelle von
type ulong is std_logic_vector (15 downto 0);


subtype ulong is std_logic_vector (15 downto 0);

schreibst sollte es gehen.

LG
Midnight

Autor: Andreas (Gast)
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DANKE!

Jetzt funktioniert es.

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