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Forum: FPGA, VHDL & Co. Actel Problem beim Layout


Autor: Walter S. (Gast)
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Guten Morgen,

habe mir vor 2 Wochen ein M1A3PL-DEV-KI von Actel bestellt. Um die lange 
Wartezeit zu überbrücken habe ich mir die Entwicklungsumgebung schonmal 
installiert und wollte mich schoneinmal reinarbeiten.

Habe eine serielle Schnittstelle beschrieben, diese lässt sich auch 
kompilieren und syntetisieren. Die Pinzuweisung habe ich mit dem Tool 
"I/O Attribute Editor" vorgenommen.
Nun ist es an der Zeit das Design über "Place and Route" fertig zu 
stellen.

Der Designer meldet mir dabei folgende Fehlermeldungen mit denen ich 
nichts anzufangen weis:

>Error: PLC004: No legal global assignment could be found. Some global nets have 
shared instances, requiring them to be assigned to overlapping global regions.
>Error: PLC003: No legal global assignment could be found because of complex 
region and/or IO technology constraints.
>Error: PLC005: Automatic global net placement failed.

Lustigerweise kann ich beim I/O Attribute Editor den Reset-Pin offen 
lassen und das Layout wird erstellt. Nur wenn ich den Reset-Pin meines 
Designs auf den pin T19 setze kommen diese Fehler.

Hat jemand eine Idee was ich dagegen tun könnte?

Vielen lieben Dank fürs durchlesen und danke für euere Antworten :-)

Lieben Gruß
Walter

Autor: Antti (Gast)
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mach global/local clk buffer macros rein fur CLK und RST signale
wird schon gehen

aber bishen spielerei kann es sein

Antti

Autor: Walter S. (Gast)
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Hey, danke für die schnelle Antwort!

Und wie mache ich das und für was sind diese gut?

Grüße

Autor: Antti (Gast)
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1) DOKU lesen

CLKINT
CLKBUF

der auto clock assigned geht manchmal irre, wenns manuell drinne ist 
hast mehr chancen

Antti

Autor: Walter S. (Gast)
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So, habe es jetzt genau so gemacht wie aus seite 71 beschrieben.

http://www.actel.com/documents/hdlcode_ug.pdf

component clkbuf IS
        port(pad        :IN     STD_LOGIC;
             Y          :OUT    STD_LOGIC
             );
    end component clkbuf;

.
.
.

I3: CLKBUF
    PORT MAP(pad=> RST,
             Y=>   s_RST);

    I4: CLKBUF
    PORT MAP(pad=>CLK,
             Y=> s_CLK);

Leider bekomme ich immernoch die gleichen Fehler.
Hast du sonst noch einen Rat für mich?

Danke schonmal;-)

Autor: Antti (Gast)
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wieviele clocks wires werden gefunden?

mach was einfaches:

nur eine flip flop, verbunden mit den clk und rst pins wo du die 
hinhaben willst


Antti

Autor: Walter S. (Gast)
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Guten morgen,

An Clocks und Resets habe ich nur zwei beschriebene Module(Entitys, je 
ein clk und ein rst) welche ich in ein Toplevel gebunden habe.

Mit Flip Flops habe ich es auch schon versucht, leider kein anderes 
Ergebnis:-(

Hast du noch eine gute Idee?

Autor: Antti (Gast)
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ja
sende mir dein project
email kannst du finden Antti.Lukats
google :)

Antti

Autor: Walter S. (Gast)
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ist schon unterwegs über den datenhighway;-)

Autor: Antti (Gast)
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und antwort auch:)

CLKBUF == BUF + <io pad mit Global clock capabilities>
CLKINT == BUF (kann fabric logic, oder beliebiges io nehmen)

Antti

Autor: Walter S. (Gast)
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Also sehe ich das richtig, dass ich CLKBUF für takte nehme und CLKINT 
für beliebige IOs.

Habe jetzt mal dein Toplevel übernommen, leider immernoch der gleiche 
fehler beim layouten.

mehr als mysteriös:-(

Autor: Antti (Gast)
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nee mein toplevel GEHT 100%

man muss keine CLKINT/CLKBUF nehmen
aber manchmal hilft es wenn ma die manuell einsetzt

uberall wo high fanout nets da sind

zb manchmal machen actel tools fur EINE F/F 4 versatiles
when das set/rst signal nicht mit CLKINT/CLKBUF versehen ist

aber dein design soll laufen
bei mir schon, mit CLKBUF kam fehler, mit CLKINT nicht

Antti

Autor: Walter S. (Gast)
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Ah ja jetzt geht es,

hatte vergessen auf "speichern" zu klicken. Ich danke dir vielmals!!!!
Werde jetzt mal versuche das file aufs board zu schreiben. Hoffe das 
klappt ohne große Hürden. Hast du denn auch Erfahrungen mit dem oben 
genannten Board?

Grüße aus dem hohen Norden;)

Autor: Antti (Gast)
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Tallinn, Estland

bis du hoher im norden?

Antti
PS ich habe erfahrung mit ALLERLEI elektronik, seit 1979.. ;)

habe dir paar bilder/doku uber ein actel-based produkt
gesendet. leider kann ich mir nicht mehr leisten all
fpga kits zu kaufen, seit dez 2007 kein gehalt mehr bekommen,
;) die Frau geht jetzt zu arbeit, bin zuhause mit kindern.

ich wollte fruher M7 bekommen chips nur, ist aber fast vollkommen
aussichtslos, M7 enabled chip ist in 1 st > 150$
M1 sollte besser sein, aber eh habe allzu viel andere grosse FPGA's

hm, ware interesseant M3 RTL auf PA3/Fusion zu kompilieren, habe
aber noch keine zeit gehabt. zu viel anderes zum spielen !

Autor: Walter S. (Gast)
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Oh dann bist du tatsächlich viel nördlicher als ich.

Komme aus Rostock an der ostsee, also süd-westlich von estland:-)

Habe nun aus dem Layout ein STAPL-File erstellt und zwar nur ein FPGA 
Array, ohne FlashROM!

Beim versuch mein A3P1000L zu programmieren bekomme ich folgende 
Meldung:

STAPL file 'C:\Actelprj\RS232V3\designer\impl1\RS232_top_1zu1.stp' has 
been loaded successfully.
DESIGN : RS232_top_1zu1;  CHECKSUM : B921;  ALG_VERSION : 18
programmer '52428' : Scan Chain...
Warning: programmer '52428' : Vpump has been selected on programmer AND 
an externally provided Vpump has also been detected. Using externally 
provided Vpump voltage source.
programmer '52428' : Scan Chain PASSED.
programmer '52428' : Executing action PROGRAM
programmer '52428' : Failed to verify IDCODE.
programmer '52428' : The Target is not an M1 Device.
programmer '52428' : Finished: Mon Aug 24 15:15:36 2009 (Elapsed time 
00:00:01)
Error: programmer '52428' : Executing action PROGRAM FAILED, EXIT -32, 
refer to User's Guide for details.

                        o - o - o - o - o - o
Scheint mir fast so als ob das falsche bauteil ausgewählt wurde.
Hast du noch eine idee was ich da falsch mache?!

Grüße aus dem nicht ganz so nördlichen norden;-)

Autor: Walter S. (Gast)
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Achso, naja, die frage kann ich mir gleich selbst beantworten.

muss beim Package ein A3P1000 angeben, und kein M1.....

soweit so unklar, habe jetzt folgende fehlermeldung:

Warning: programmer '52428' : Vpump has been selected on programmer AND 
an externally provided Vpump has also been detected. Using externally 
provided Vpump voltage source.
programmer '52428' : Scan Chain PASSED.
programmer '52428' : Executing action PROGRAM
programmer '52428' : FPGA Array Encryption is enforced. Plain text 
programming is prohibited.
programmer '52428' : Finished: Mon Aug 24 15:24:26 2009 (Elapsed time 
00:00:00)
Error: programmer '52428' : Executing action PROGRAM FAILED, EXIT -33, 
refer to User's Guide for details.

                        o - o - o - o - o - o
Warum sol das FPGA Array file verschlüsselt werden?!?

Autor: Antti (Gast)
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ha ha ha

ich nehme an, du hast das:
http://www.actel.com/documents/M1A3PL_DEV_KIT_QS.pdf

da ist ja doch M1 device drauf! der ist A3P1000 mit KEY
vorprogrammiert, unverschlusselte dateien kann ma NICHT
rein tun, gar nicht.

das ist ja so das ARM $$ bekommt von Actel und das ist dann
mit diesem AES key verbunden.

dh. du musst auf jeden fall den M1 auswahlen, nicht A3P1000
am besten nicht stapl sondern PDB file benutzen

wenn wirklich nicht anerkannt wird das id code
dann nimm das reference design von Actel, und versuchs damit
wenn, das auch nicht, dann actel support anrufen, email, usw..

Antti

Autor: Walter S. (Gast)
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Guten Morgen,

habe es hinbekommen, hatte ausversehen den falschen baustein ausgewählt, 
habe ein baustein in der ...L Ausführung. (low power)

nun kann ich es lustig löschen und beschreiben. Leider macht der 
Baustein noch nicht das was ich will. Er sollte eigentlich die LEDs an 
und aus machen. hmmm nunja!

Also vielen Dank für deine Hilfe:-)

Lieben Gruß nach Estland;-)

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