www.mikrocontroller.net

Forum: FPGA, VHDL & Co. probleme beim Signalempfang


Autor: matzunami (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Hallo,
ich arbeite gerade an einem FPGA (Virtex5), mit dem ich ein Bild 
einlesen möchte. Das Bild hat eine Auflösung von 384x288 und 50Hz. Da 
mein eingelesenes Bild "unschön" ist, hab ich einmal die empfangenen 
Linien pro Vsync gezählt. Diese schwanken bei mir sehr stark (von 10 bis 
288). Auf dem Oszi ist nichts dergleichen zu erkennen. Nun frage ich 
mich, wo meine Linien verlohren gehen??? Ich gehe mit den Signalen 
(Vsync, Hsync und Pixel_CLK) über normale Pins an den FPGA. Sind die 
10MHz Pixel_CLK dafür schon zu schnell??? Wenn ja wie kann ich dann die 
Kamera sinvoll mit dem FPGA verbinden?

Danke für Hilfe

Mit freundlichen Grüßen
matzunami

Autor: Jan M. (mueschel)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Bei 10MHz langweilt sich ein Virtex5 nur, dessen Pins können locker die 
30-50fache Frequenz ab.

Du solltest uns mehr erzählen, wie du die CLK und die Daten im FPGA 
verarbeitest. Z.B. überall Flipflops an den Eingängen, wie benutzt du 
den 10MHz Takt im FPGA?
Stimmen denn die Pegel der Signale mit den Einstellungen im FPGA 
überein?

Autor: matzunami (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Die Kamera signale führe ich mittels Flachbandkabel auf eien 
Pegelwandler der mir die Signale auf 3,3V wandelt. Von dort aus kommen 
die Signale auf die Expansion Headers des ML505 Boards (insgesammt so 
20cm Kabel). In dem FPGA steuere ich mit dem PixelClock ein FIFO an 
(PixelClock auf FIFO_CLK eingange) und erzeuge mir aus den Vsync und 
Hsync das FIFO_Daten_Enabled Signal. Ebenfalls leg ich die Signale auch 
wider auf die Expansion Headers, wo ich laut Oszi keinen verlust von 
ganzen Linien sehe. Die gezählten Linien lass ich mir über UART ans 
Hyperterminal senden. Gelesen wird das FIFO dann mittels 100MHz Board 
Takt. Die Dateneingabe und Ausgabe wurde mittels Testbild getestet und 
funktioniert.

Die Eingangssignale werden mittels zwei D-FF auf die 100MHz Board Takt 
Synchonisiert.

Hilft das weiter?

Autor: Jan M. (mueschel)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
D.h. du siehst an einem output, dass Signale, die durch mehrere FF im 
FPGA hindurch gegangen sind, noch ordentlich sind?
Dann solltest du ueberpruefen, ob alle Stellen, an denen du Flanken 
erkennst ordentlich ausgefuehrt sind oder noch logische Fehler 
enthalten.
Vielleicht kannst du ja auch diesen Teil des Codes hier einmal zeigen, 
dann sieht man Fehler eher.

Antwort schreiben

Die Angabe einer E-Mail-Adresse ist freiwillig. Wenn Sie automatisch per E-Mail über Antworten auf Ihren Beitrag informiert werden möchten, melden Sie sich bitte an.

Wichtige Regeln - erst lesen, dann posten!

  • Groß- und Kleinschreibung verwenden
  • Längeren Sourcecode nicht im Text einfügen, sondern als Dateianhang

Formatierung (mehr Informationen...)

  • [c]C-Code[/c]
  • [avrasm]AVR-Assembler-Code[/avrasm]
  • [vhdl]VHDL-Code[/vhdl]
  • [code]Code in anderen Sprachen, ASCII-Zeichnungen[/code]
  • [math]Formel in LaTeX-Syntax[/math]
  • [[Titel]] - Link zu Artikel
  • Verweis auf anderen Beitrag einfügen: Rechtsklick auf Beitragstitel,
    "Adresse kopieren", und in den Text einfügen




Bild automatisch verkleinern, falls nötig
Bitte das JPG-Format nur für Fotos und Scans verwenden!
Zeichnungen und Screenshots im PNG- oder
GIF-Format hochladen. Siehe Bildformate.
Hinweis: der ursprüngliche Beitrag ist mehr als 6 Monate alt.
Bitte hier nur auf die ursprüngliche Frage antworten,
für neue Fragen einen neuen Beitrag erstellen.

Mit dem Abschicken bestätigst du, die Nutzungsbedingungen anzuerkennen.