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Forum: FPGA, VHDL & Co. Range-Fehler bei Deklaration


Autor: Georg (Gast)
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Hallo Leute,

möchte folgendes beschreiben:
constant cReg_xy : std_logic_vector(12 downto 0) := x"1ABC";

Beim Compilieren mit Modelsim erhalte ich:
Error, Index value -3 is out of std.standard.natural range 0 to 
2147483647.


Wie kann ich in der obigen Deklaration die "1" als tatsächlich ein Bit
verkaufen ?

Danke.

VG
Georg

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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Concatenation?
'1' & x"ABC";

> Beim Compilieren mit Modelsim erhalte ich:
> Error, Index value -3 is out of std.standard.natural range 0 to 2147483647.
Und was hat das mit der Zuweisung zu tun?

Autor: Georg (Gast)
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Hallo Lothar,

ja das mit der Concatenation ist mir auch schon in den Sinn gekommen, 
funktioniert auch. Aber gibt es nicht eine elegantere Methode, die einen 
Ausdruck vorsieht ?

>Und was hat das mit der Zuweisung zu tun?
Keine Ahnung, das ist das was Modelsim ausspuckt ....


VG,
Georg

Autor: dito (Gast)
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Keine Ahnung, aber vielleicht funktioniet so was in der Art:
constant cReg_xy : std_logic_vector(12 downto 0)  <= (12=>'1',  x"ABC")

Autor: Georg (Gast)
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Funktioinert so nicht! Und mit Eleganz hätte es auch nichts zu tun :O)

Autor: dito (Gast)
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Aber wie soll das denn noch eleganter als mit Konkatenation gehen?

Autor: Boris M. (borism)
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> Aber gibt es nicht eine elegantere Methode, die einen
> Ausdruck vorsieht ?
constant cReg_xy : std_logic_vector(12 downto 0) := "1101010111100";

:) (ist jetzt nicht ganz so ernst gemeint)

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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Mit der numeric_std ginge das:
constant cReg_xy : std_logic_vector(12 downto 0) := std_logic_vector(to_unsigned(to_integer(unsigned(x"1ABC")),13)));

Autor: Georg (Gast)
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Hi Lothar,

erhalte folgende Fehlermeldung:

Error: Type conversion (to unsigned) can not have string literal 
operand.

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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Georg schrieb:
> erhalte folgende Fehlermeldung:
So ist das, wenn man mal was nicht austestet  :-/

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