Ein Problem mit DCM in DDR SDRAM controller für Xilinx ML 402 board

[Krush (Gast)]

Hi All
Ich programmiere ein DDR SDRAM controller für Xilinx ML402 
Evaluationboard.
(Virtex 4 FPGA)

Theoretisch soll mein Design schon funktionieren. (Post Place and Route 
Simulation läuft).


Aber es gibt ein Problem. Das Board ist so geschaltet, dass 2 pins 
(Master Clock aus Oscillator (100 Mhz) und Clock Feedback) so weit 
voneinander sind, dass keiner von DCM's günstig plaziert werden können.

(DCM brauche ich, weil DDR-chips sind für 133 Mhz geignet.)

Zurzeit benutze ich
NET "sys_clk_in" CLOCK_DEDICATED_ROUTE = FALSE;
PIN "RAMDCM/DCM_ADV_INST.CLKIN" CLOCK_DEDICATED_ROUTE = FALSE;
constrains um die Fehlermeldung zu umgehen.

Sonst bekomme ich die Fehlermeldung:
Place:1010 - A clock IOB / DCM clock component pair have been found that 
are not placed at an optimal clock IOB...

Gibt es eine bessere Lösung?

Danke im Voraus D.Krush