Brauche ich zwei Enable für BCLK? Darf man das So machen?

[Raptor23 (Gast)]

Hallo,

mach mir gerade gedanken über die Ansteuerung eines Audio CODEC und 
weiss nicht ob das so zu realisieren  ist.

Bitte um Eure Meinungen .

Danke Euch.


Was soll Passieren:


Audio signal über I2S seriell vom tlv320aic23b  AUDIO CODEC einlesen, 
mehrmals interpolieren und filtern und  wieder über
D/A Wanlder 100 Mhz fs  ausgeben.

Vom Prinzip her gibt es den Zweig auch in die 
Gegenrichtung(deizimieren).

Da ich, zum interpolieren und dezimieren  , mehrere Taktraten benötige 
,arbeite ich mit  einem   100 Mhz CLK und  Clock Enable Strukturen.

Der Codec bekommt zum A/D wandeln die Signale LRCOUT(gibt die 
Abtastfrequenz und rechter linker Kanal an ),
 BCLK = 12.5 Mhz  und die  Datenleitung DOUT.
BCLK und LRCOUT werden auf dem FPGA erzeugt.


   Meine Frage:

Brauche ich zwei Enable für BCLK?

EINEN INTERN:

Der Process ,der die Daten vom Codec entgegen nimmt , arbeitet mit dem 
100 Mhz Clock. Dieser wird von dem CLK_EN_BCLK  genau einen Takt lang,
also  1 /100 Mhz = T=10 ns,aktiv

Procress(100Mhz,clrn)

Begin
If(rising_edge(100Mhz))THEN

  IF(CLK_EN_BCLK  )THEN
  ...................
  :::::::::::::::

END IF;
END IF;
End Process


UND EINEN  EXTERN

Der Codec erwartet einen BCLK mit Pulse duration von mindestens 20 ns.
Dass ich dann als CLK über einen Pin zum Codec führe?
Muß oder kann den dann bei Quartus unter Clock Settings => individual 
Clocks eingetragen?


Bitte um Eure Meinungen .

Danke Euch.
GRUSS

[Raptor23 (Gast)]

verzeiht mir bitte meinen schlechten Beitrag.
DANKE


Gruß

Raptor23