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Forum: FPGA, VHDL & Co. Problem mit Vektor Vergleich


Autor: Steve (Gast)
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Hallo ich habe folgendes Problem:

Ich möchte 2 Vektoren mit jeweils 16 Bit auf Ungleichheit überprüfen um 
dann in einen bestimmten Pfad eines Prozesses zu springen

Ich hab beide Vektoren auf 0 iniatilisiert

signal Sendetrigger_Messwerte: std_logic_vector(15 downto 0) := X"0000";
signal Messwerte_gesendet    : std_logic_vector(15 downto 0) := X"0000";


später möchte ich Sie wie gesagt auf Ungleichheit abfragen:

If Sendetrigger_Messwerte /= Messwerte_gesendet then ....

endif;

Irgendwie springt mein Programm schon in den "then" Pfad obwohl 
eigentlich erstmal alle Bits auf 0 gesetzt sind. Ich möchte sozusagen 
nur da rein wenn später in einem anderen Programmteil eines der Bits auf 
1 gesetzt wird und somit eine Ungleichheit entsteht.

Hab ich da was falsch in meiner Syntax bei dem Vergleich?

Wenn jemand eine Idee hat, wäre ich sehr dankbar.

viele Grüße

Steve

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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Woher kommen die Signale?
Was wird auf diese Signale sonst noch zugewiesen?

Autor: Steve (Gast)
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Das erste Signal "Sendetrigger_Messwerte" wird in einem Prozess abhängig 
von einer Messeinrichtung(insgesamt 16 Stück) and der entsprechenden Bit 
stelle invertiert. Daraufhin soll dann später bei Ungleichheit das 
Signal weiterverabeitet werden. Nach der Weiterverarbeitung wird das 
zweite Signal "Messwerte_gesendet"  ebenso an der selben Bitstelle 
invertiert und somit ist wieder Gleichheit zwischen den beiden Signal 
hergestellt und es wird erst wieder weiterverarbeitet wenn eine weitere 
Messeinrichtung einen Wert zur Weiterverarbeitung hat.

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Hab ich da was falsch in meiner Syntax bei dem Vergleich?
Nein, bei mir geht das.

Ich denke eher, die Defaultzuweisungen werden sofort von anderen Werten 
überschrieben. Das solltest du aber im Simulator beobachten können, wenn 
du diese beiden internen Signale ansiehst...

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