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Forum: FPGA, VHDL & Co. 14Bit 400MHz ADC


Autor: Johann (Gast)
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Hallo @ all

So ich habe mein TI-Evaluation Board erhalten. Auf dem Board ist ein 
14Bit 400MHz AD-Wandler von Texas Instrument verbaut. Zudem ist dort ein 
Virtex 5 FPGA auf dem Board vorhanden.

Zudem ist auf dem Board ein RS232 auf USB Konverter vorhanden, mit dem 
man die Daten an den PC senden kann (maximale Transferrate = 3MBit) --> 
dies ist zum testen ausreichend

Die RS232 TX-Schnittstelle habe ich bereits implementiert, so das ich 
die Daten an den PC senden kann.

Nun möchte ich z.B. 1024 Sample ab einem Triggerevent in den BlockRAM 
schreiben und diese Werte anschließend an den PC übertragen. Hierzu hat 
das Board zwei Eingänge. Der 1. Eingang ist für das Signal und der 2. 
Eingang für den Clock.

An den Clock Eingang hänge ich ein Hameg Synthesizer mit dem ich z.B. 
erst einmal einen Clock von 100MHz erzeuegen kann. Dieser geht dann 
direkt auf den AD-Wandler. Der AD-Wandler erzeugt dann die Daten (14-Bit 
parallel) und einen Clock, so das ich weiß wann die Daten bereit sind. 
Der Clock und die Daten gehen an den FPGA.

Als Signal erzeuge ich mir eine Rampe vom Funktionsgenerator.



Umsetzung im FPGA:

Da die Daten mit der ansteigen Clock-Flanke zur Verfügung stehen, dachte 
ich mir das ich die fallende Clock-Flanke im FPGA benutze. Somit ist 
sichergestellt, das die Daten stabil sind. --> sehe ich das richitg?

Kann man dies eigentlich mit dem Chipscope untersuchen oder ist dies zu 
ungenau?

Hier mal das Datenblatt des AD-Wandlers:

http://focus.ti.com/lit/ds/symlink/ads5474.pdf

Autor: Johann (Gast)
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Wo ich überfordet bin ist die DRY-Leitung (Data Ready) Laut Diagramm 
sind die Daten mit der abfallenden Flanke und das nächste mal mit der 
ansteigenden Flanke fertig. Das ist doch sicherlich ein Fehler oder 
verstehe ich dies falsch?

Autor: Atze vom Bau (Gast)
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Johann schrieb:
> Da die Daten mit der ansteigen Clock-Flanke zur Verfügung stehen, dachte
> ich mir das ich die fallende Clock-Flanke im FPGA benutze. Somit ist
> sichergestellt, das die Daten stabil sind. --> sehe ich das richitg?

Na wenn Sie bei steigender CLK zur Verfügung stehen kannst Du sie doch 
auch da in den FPGA laden.... Schau dir mal die Timing-Diagramme im 
Wandler-Datenblatt an und informier dich bei xilinx.com über 
"OFFSET"-Constraints.

>
> Kann man dies eigentlich mit dem Chipscope untersuchen oder ist dies zu
> ungenau?

Chipscope ist "so genau wie dein Takt im FPGA"... was du im Chipscope 
siehst, sieht auch der FPGA (wenn das timing konsistent ist)...

Gruß Atze

Autor: Atze vom Bau (Gast)
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Johann schrieb:
> Das ist doch sicherlich ein Fehler oder
> verstehe ich dies falsch?

Es ist kein Fehler. Genau lesen.

Autor: Johann (Gast)
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Oh ich habe jetzt gesehn, das DRY(Data Ready) ein DDR-Signal ist. ^^

Da das Data Ready Signal (DDR-LVDS) vom AD-Wandler auf einen 
LVDS-Clock-Pin vom FPGA geht muß ich beim FPGA ja einen LVDS-CLOCK Input 
Buffer verwenden. Hinter den Input Buffer muss ich dann einen IDDR-Block 
setzen.

Anschließend muß ich die beiden Außgänge vom IDDR-Register verwenden um 
die Daten in einen FlipFlop oder in einem BlockRAM zu speichern.

Ist das soweit richtig?

Autor: Johann (Gast)
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Jetzt habe ich ein Problem. Das IDDR besitzt einen D-Eingang und einen 
C-Eingang. Wie muß ich mein Data Ready Signal (DDR) richtig am IDDR 
anschließen?

Autor: Johann (Gast)
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Manchmal sieht man den Wald vor lauter Bäumen nicht.

Ich habe das Data Ready Signal vom AD-Wandler auf den Clock Eingang vom 
IDDR gegeben. Die Datenleitungen vom AD-Wandler gebe ich dann auf den 
D-Eingang vom IDDR.

Als nächstes will ich die Data Ready Leitung mit einem IDELAY um 750ps 
verzögern, damit die Daten vom AD-Wandler immer anliegen, bevor die 
Flanken vom Data Ready Signal kommen.

Autor: Christian R. (supachris)
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Johann schrieb:
> Manchmal sieht man den Wald vor lauter Bäumen nicht.
>
> Ich habe das Data Ready Signal vom AD-Wandler auf den Clock Eingang vom
> IDDR gegeben. Die Datenleitungen vom AD-Wandler gebe ich dann auf den
> D-Eingang vom IDDR.

Öhm, auf den CLK Eingang gehört der CLK, mit dem der ADC die Daten 
ausgibt. Das Ready Signal gehört an CE. Dann stimmen auch die Setup- und 
Hold-Zeiten und du brauchst wahrscheinlich das IDELAY gar nicht. Einfach 
die passendne OFFSET IN Contstraints angeben und schauen, ob´s passt. 
Wenn wieder Erwarten nicht, kannst du ja immer noch das IDELAY eibbauen.

Autor: Mr-Tannoy (Gast)
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2 Fragen dazu:

1) Bestell-Bezeichmung?

2) Preis?

MfG

Mr Tannnoy

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> 2 Fragen dazu:
Wozu?  :-/

Autor: Mr-Tannoy (Gast)
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Wozu?

Weil ich einen Pipelined ADC mit einem FPGA verheiraten möchte, 
hobbymäßig und ohne eigene Platinenfertigung!

Ich finde, die Evaluation KITS sind doch recht teuer.

Ich suche da etwas bezahlbares.( <500€ )

Autor: Johann (Gast)
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Das Board kostet 2200€

Ich habe es bei Mouser Electronics bestellt.

http://focus.ti.com/general/docs/litabsmultiplefil...


Leider konnte ich noch nicht weiter machen, da ich momentan an anderen 
Dingen arbeiten muß.

Autor: Johann (Gast)
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Ich denke mal das TI auch Boards anbietet, die weniger kosten. Dann ist 
aber auch der ADC deutlich langsamer und der FPGA auch deutlich 
billiger. Der verbaute FPGA auf diesem Board kostet ja bereits alleine 
800€

Autor: Johann (Gast)
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Hier mal ein Bild von dem Board

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