Metastabilität und externe Chips

[Anguel S. (anguel)]

Hallo Leute!

Bin gerade dabei mich in das Thema Metastabilität einzuarbeiten und 
frage mich nun, ob und falls ja, wie ich Signale die von einem externen 
Chip ins FPGA kommen einsynchronisieren muss bevor ich diese auswerte?

Als Beispiel nehme ich einen FTDI USB Chip der am FPGA hängt. Dieser 
wird im asynch. FIFO Modus betrieben, d.h. es gibt dort einen Datenbus 
und mehrere Statussignale.

Die Frage ist nun, ob es reicht, nur die Statussignale die das FPGA 
liest einzusynchronisieren, denn dann müsste der Datenbus ja eigentlich 
stabil sein. Sehe ich das richtig, dass die Einsynchronisierung durch 2 
FFs eine Verzögerung von 2 Takten bedeuten würde? Muss man damit leben?

Kann man eigentlich davon ausgehen, dass der FTDI Chip auf seiner Seite 
die Signale richtig einsynchronisiert? :)

Danke für die Hilfe!

Grüße,
Anguel

[Klaus F. (kfalser)]

Anguel S. schrieb:
> Die Frage ist nun, ob es reicht, nur die Statussignale die das FPGA
> liest einzusynchronisieren, denn dann müsste der Datenbus ja eigentlich
> stabil sein.
Ja, das ist richtig.

> Sehe ich das richtig, dass die Einsynchronisierung durch 2
> FFs eine Verzögerung von 2 Takten bedeuten würde? Muss man damit leben?

Man muss. Und nun hängt es von der Dauer dieser Verzögerung ab, ob die 
Daten am Bus noch gültig sind, oder ob Du sie ebenfalls mittels FFs 
verzögern musst.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> Kann man eigentlich davon ausgehen, dass der FTDI Chip auf seiner Seite
> die Signale richtig einsynchronisiert? :)
Ja, wenn die im Datenblatt spezifizierten Zeiten eingehalten werden.

[Klaus F. (kfalser)]

Man kann das Synchronisieren überhaupt vermeiden, wenn man die Daten mit 
Hilfe eines FIFO's übernimmt. Die Flanke des Steuersignals wird zum Takt 
für das Fifo, die zu dieser Zeit stabilen Daten werden in das Fifo 
übernommen.
An der anderen Seite liest man das Fifo mit dem gewünschten Takt aus.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> Die Flanke des Steuersignals wird zum Takt für das Fifo, die zu
> dieser Zeit stabilen Daten werden in das Fifo übernommen.
Dann versteckt sich allerdings die Latency in der Fifo-Verwaltung...

[Anguel S. (anguel)]

Danke für die Infos! Es war wie immer sehr hilfreich, die Meinung der 
Experten zu hören. Denn Literatur ist schön, aber Praxis ist besser :)

[Mathi (Gast)]

Anguel S. schrieb:
> Denn Literatur ist schön, aber Praxis ist besser :)

'Theorie ohne Praxis ist wirkungslos, Praxis ohne Theorie ist blind.' 
Immanuel Kant

[SuperWilly (Gast)]

Ich würde die Eingangsdaten mindestenr einer 
(Eingangs-)Registersatz-Behandlung unterziehen. Das erleichtert das 
Routing/Timing in das FPGA-Innere. Wenn es sich um einen bidirektionalen 
Datenbus handelt, würde ich sogar versuchen, Eingangs- UND 
Ausgangsregister zu verwenden.

Gruß,
SuperWilly