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Forum: Platinen CPLD/SRAM Layout-Fragen


Autor: max123 (Gast)
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Hallo,

ich hab das erste Mal ein Layout mit einem CPLD gemacht und kam nicht 
drumrum auch unter dem Chip Leitungen/Vias zu legen. Es handelt sich bei 
dem Chip um einen XC95144XL im TQFP-144-Gehäuse, im Datenblatt stand 
nichts von Groud-Plane, habt ihr dort berechtigte Bedenken?
Ähnliches gilt eigentlich auch für den SRAM und den Mikrocontroller. Man 
sollte jedoch wissen, dass die höchste Frequenz in der Schalung die 
48mhz vom USB am AVR sind, alles rund um den CPLD/SRAM ist zahm im 
Bereich ~5MHz.

Den Schaltplan kann ich leider nicht posten.

Danke für eure Hilfe,

 --max123

Autor: MaWin (Gast)
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Keine Bedenken,
das Problem von Leitungen unter dem Chip (auf der Bestückungsseite) ist 
eher, dass amn dort nicht messen und kontrollieren kann, Leitungen die 
also komplett versteckt sind eher ärgern.

Autor: Falk Brunner (falk)
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@  max123 (Gast)

>drumrum auch unter dem Chip Leitungen/Vias zu legen.

Das ist kein Problem.

>dem Chip um einen XC95144XL im TQFP-144-Gehäuse, im Datenblatt stand
>nichts von Groud-Plane, habt ihr dort berechtigte Bedenken?

Ja ;-)

Die Masseanbindung deine CPLDs ist mies!!! Einfach ein Polygon zeichnen 
und den Rest macht Eagle geht nicht wirklich.

Die Abblockkondensatoren müssen KURZ an den CPLD gehen, 10mm 
Leitungslänge in etwa oder weniger. Und zwar GND und VCC. Schau dir dein 
Layout an. Das gleich gilt für alle anderen ICs und deren Kondensatoren.

MFG
Falk

Autor: max123 (Gast)
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@ Falk:

Danke, ich habe versucht die Abblockkondensatoren so nah wie möglich zu 
platzieren, habe bei VCC auch auf Leitungslänge geachtet, bei GND aber 
nicht. Das hab ich jetzt versucht mit Vias soweit zu retten wie es geht, 
d.h. die Wege von GND-Pin zum anderen Kondensatorbeinchen erheblich 
verkürzt.

Ich hoff das reicht so.

@ MaWin:

alles klar, die meisten Leitungen unter den Chips gehen ja aus ihnen 
raus oder kommen von Pins. Daher müsste man im Ernstfall überall 
drankommen..

Viele Grüße,

 --max123

Autor: Simon K. (simon) Benutzerseite
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Das Quarz (TOpLayer oben rechts) Sieht schlecht angebunden aus.

Autor: max123 (Gast)
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Kannst du das präzisieren?!

Gruß,

  --max123

Autor: Otto J. (Gast)
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Er meint wohl, das die Leiterbahnen zw. µC und Quarz unnötig lang sind 
und auch noch einen Lagenwechsel vollziehen. Besser gleich auf die 
Bottom Seite Layouten nahe den PINs

Autor: max123 (Gast)
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Ok, das ist jetzt aber kein K.O.-Kriterium, oder?

  --max123

Autor: Otto J. (Gast)
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Nicht unbedingt, da deine Frequenz nicht sehr hoch ist. Wenn die 
Schaltung läuft und die EMV Tests besteht, dann ist ja alles gut.

Autor: max123 (Gast)
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Das ist bloß ein Prototyp mit einer Auflage von 4 und dient nur der 
eigenen Verwendung.. Ich denke ich kann deshalb auf einen EMV-Test 
verzichten ;)

 --max123

Autor: Falk Brunner (falk)
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@  max123 (Gast)

>Das ist bloß ein Prototyp mit einer Auflage von 4 und dient nur der
>eigenen Verwendung.. Ich denke ich kann deshalb auf einen EMV-Test
>verzichten ;)

Sicher, aber es gibt bestimmte Sachen, die sollte man WASSERDICHT 
machen, auch als Bastler. Und Masse sowie Quarzanbindung sind solche 
Sachen.

MfG
Falk

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