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Forum: Analoge Elektronik und Schaltungstechnik Verständnisprobleme RS Flip Flop


Autor: Di Gi (lukasleon)
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Hallo,

ich habe eine Verständnisfrage zu einem RS FLIP FLOP realisiert aus NAND 
Gattern bei gleichen Eingängen.


Also mal angenommen:

FALL 1:

Ich lege an mein IC bestehend aus NAND Gattern und so verschaltet dass 
ein RS FLIP FLOP entsteht, eine Spannung an. Beide Eingänge sind jedoch 
auf 0.
Nach dem nigieren erhalte ich an den NAND Gattern jeweils ein HIGH = 1 
zurückgekoppelt von den Ausgängen wird jedoch eine LOW = 0. Das wiederum 
wirkt sich auf den Ausgang aus der führt jetzt nämlich eine 1. 
Zurückgekoppelt zum NAND Glied wird daraus am Ausgang aber wieder eine 
0. und immer so weiter. D.H. das FLIP FLOP würde hin und her kippen. 
(Ist das richtig??)

FALL 2 (Der verbotene Fall):

Beide Eingänge meines Flip Flops werden mit 1 belegt. nachdem niegieren 
erhalten wir eine 0. Der Ausgang geht auf 1 die selbstverständlich aus 
zurückgekoppelt wird auf den zweiten Eingang des NANDs. Das wirkt sich 
auf den Ausgang aber nicht mehr aus da die nigiert 0 anliegt und solange 
diese da ist führt der Ausgang Q und Q/ immer ein high.

Nun wird aber in sämtlichen Wertetafeln angegeben dass wenn ich an 
beiden Eingängen eine 1 habe diese zu 0 an den Ausgängen führt.

Wo liegt mein Gedankenfehler????

Den rest mit setzen, rücksetzen und speichern verstehe ich.

Dank für die Hilfe und GRuß

Autor: Gerhard (Gast)
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Hi

RS-FF aus NAND-Gattern wird mit Low umgeschaltet. Wenn beide Eingänge 
"inaktiv" sein sollen, müssen sie also high sein.

Gerhard

Autor: Di Gi (lukasleon)
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HMM,

bezieht sich die Wertetafel auf die Eingänge vor oder nach der 
nigierung??

gruß

Autor: Di Gi (lukasleon)
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negation meine ich :-)

Autor: Di Gi (lukasleon)
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Ich kollabiere hier,

ich hab die 500 mio. Flip Flop arten jetzt durch. Active High /Low, 
Taktflanke /Zustand, Asynchron und Synchron. Aus NAND oder NOR .

Aber die Wahrheitstafel ist an keines von diesen Einstuifungen gebunden. 
Ich habe lediglich eine Wahrheitstafel gefunden die so aussieht wie die 
die ich herausgefunden habe.

Irgendwo muss ich doch einen Fehler drin haben.

Wäre super wenn jemand den Knoten lösen könnte.

Dank und Gruß

Autor: Michael U. (amiga)
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Hallo,

Di Gi schrieb:
> Hallo,
>
> ich habe eine Verständnisfrage zu einem RS FLIP FLOP realisiert aus NAND
> Gattern bei gleichen Eingängen.

Ja, hast Du. Allerdings hast Du die Eingangssignale zusätzlich negiert, 
das hat nichts mehr mit dem RS-FF zu tun, das besteht nur aus den 2 
NAND-Gattern...

> FALL 1:
>
> Ich lege an mein IC bestehend aus NAND Gattern und so verschaltet dass
> ein RS FLIP FLOP entsteht, eine Spannung an. Beide Eingänge sind jedoch
> auf 0.
> Nach dem nigieren erhalte ich an den NAND Gattern jeweils ein HIGH = 1
> zurückgekoppelt von den Ausgängen wird jedoch eine LOW = 0. Das wiederum
> wirkt sich auf den Ausgang aus der führt jetzt nämlich eine 1.
> Zurückgekoppelt zum NAND Glied wird daraus am Ausgang aber wieder eine
> 0. und immer so weiter. D.H. das FLIP FLOP würde hin und her kippen.
> (Ist das richtig??)

Warum sollte es? Das Gatter mit der kleineren internen Laufzeit gewinnt 
das Rennen und in dieser Lage bleibt das FF dann eben.
Die Gatter reagieren in der Praxis nie 100% identisch, der sich 
einstellende Zustand ist bei jedem Einschalten zufällig.
Praktisch hat ein tatsächlich so aufgebautes RS-FF meist ein 
Vorzugslage, die es häfiger einnimmt.
>
> FALL 2 (Der verbotene Fall):
>
> Beide Eingänge meines Flip Flops werden mit 1 belegt. nachdem niegieren
> erhalten wir eine 0. Der Ausgang geht auf 1 die selbstverständlich aus
> zurückgekoppelt wird auf den zweiten Eingang des NANDs. Das wirkt sich
> auf den Ausgang aber nicht mehr aus da die nigiert 0 anliegt und solange
> diese da ist führt der Ausgang Q und Q/ immer ein high.
>
> Nun wird aber in sämtlichen Wertetafeln angegeben dass wenn ich an
> beiden Eingängen eine 1 habe diese zu 0 an den Ausgängen führt.
Stimmt doch auch, es zählen die Eingänge des RS-FF, das sind nicht Deine 
zusätzlich negierten...

Gruß aus Berlin
Michael

Autor: Di Gi (lukasleon)
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Danke Michael,

nun stellt sich mir aber die Frage warum man die Eingänge vorher 
nigiert?

Gruß und Dank

Lukas

Autor: HildeK (Gast)
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Di Gi schrieb:
> Danke Michael,
>
> nun stellt sich mir aber die Frage warum man die Eingänge vorher
> nigiert?

Du meinst negiert?
Um das RS-FF mit High-Pegel statt mit Low-Pegel zu bedienen. Das wollte 
eben einer umgekehrt haben.
R-S
0-0 : Ruhezustand, keine Änderung
1-0 : Reset
0-1 : Set
1-1 : verboten

Autor: Klaus (Gast)
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Di Gi schrieb:
> nigiert

Kommt das von Nitativ?

Autor: Di Gi (lukasleon)
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Ach quark - von Nigativ natürlich :-)

Danke Hilde

Autor: HildeK (Gast)
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Di Gi schrieb:
> Danke Hilde

HildeK bitte. Soviel Zeit muss sein.
Das ist ein Nickname. So wie MaierS.

Autor: Di Gi (lukasleon)
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Also ist ein RS Flip Flop realisiert aus NAND Gattern Low Active eins 
aus NOR Gattern High active damit das NAND RS Flip Flop High active wird 
negiert man die Eingänge - ist das Richtig?

Autor: Helmut Lenzen (helmi1)
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Di Gi schrieb:
> Also ist ein RS Flip Flop realisiert aus NAND Gattern Low Active eins
> aus NOR Gattern High active damit das NAND RS Flip Flop High active wird
> negiert man die Eingänge - ist das Richtig?

Ja !

Autor: Di Gi (lukasleon)
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WOW - schon wieder etwas entschslüsselt. hehe

Danke

Autor: Di Gi (lukasleon)
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Eins noch :-)

Wir hätten die asynchronen Typen jetzt abgehandelt. Aber wodurch wird 
ein synchrones Flip Flop zum Taktzustandgesteuerten bzw. 
Taktflankengesteuerten??

Gruß und Dank

Lukas

Autor: Weingut Pfalz (weinbauer)
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indem man an die Eingänge Und-Gatter mit dem Takt auf einem Eingang
hängt. Dann geht nur noch bei Taktsignal Flanke bzw. high der
S bzw. R durch

Autor: Klaus (Gast)
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Fhutdhb Ufzjjuz schrieb:
> indem man an die Eingänge Und-Gatter mit dem Takt auf einem Eingang
> hängt. Dann geht nur noch bei Taktsignal Flanke bzw. high der
> S bzw. R durch

Vorsicht! Man muss da unterscheiden zwischen Pegelgesteuert und 
Flankengesteuert! Wenn man einfach jeweils ein Eingang der Und-gattera 
den Eingängen auf die Taktleitung legt, hat man noch kein 
Flankengesteuertes Flipflop.

Autor: Di Gi (lukasleon)
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Gilt das eigentlich für alle Flip Flop Arten dass wenn sie aus NAND 
Gattern realisiert sind dann auch LOW active sind hingegen aus NOR 
Gattern realisiert HIGH Active sind?? IM Prinzip sind sie ja alle aus 
einer Grundschaltung hervorgegangen?


Gruß und vielen Dank

Lukas

Autor: Di Gi (lukasleon)
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Zusatz:

Wenn man von der Negation absieht die man ja in beiden Varianten 
vorschalten kann?

Autor: klaus (Gast)
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Hi Di Gi,
habe Deinen Artikel heute gelesen und finde, es sind immer noch ein paar 
Bemerkungen notwendig.

1. Allgemeines
In der Literatur ist es üblich, das RS-Flipflop nur aus der Sicht zweier 
rückgekoppelter NAND- oder NOR-Gatter zu betrachten und zu beschreiben 
(Standardschaltung). Dazu passen dann auch die dort angegebenen 
Wahrheitstabellen. Zu beachten ist dabei, dass in der Regel in den 
Wahrheitstabellen und an den Eingängen bei NAND-Gatter-Aufbau die 
negierten Werte /R und /S und beim Aufbau mit NOR-Gattern R und S 
auftreten. Schau Dir das mal bei WIKIPEDIA an. Du hast nun vor beide 
Eingänge eine Negation eingesetzt, damit treten in Deiner 
Wahrheitstabelle mit den NAND-Gattern und an den Eingängen auch R und S 
auf. Das Ganze bleibt natürlich auch in Deiner Version ein korrekt 
funktionierendes RS-Flipflop, jedoch im Gegensatz zur Standardschaltung 
sind eben jetzt R und S in die Wahrheitstabelle einzusetzen. Deshalb 
muss nur die Wahrheitstabelle entsprechend angepasst werden.

2. Fall 1:
Hierzu wurde Dir von Michael U. eine korrekte Antwort gegeben. Der 
Wettlauf zwischen den Gattern sorgt dafür, dass letztendlich eine 
stabile Lage eingenommen wird. In der Literatur wird das mit "Race 
condition" bezeichnet. Dieser Fall tritt auch dann ein, wenn Du an 
Deinem RS-Flipflop beide Eingänge mit 1 belegst, also R=S=1, und dann 
beide Eingänge gleichzeitig auf 0 setzt, also R=S=0.

3. Fall 2:
Der erste von Dir beschriebene Vorgang ist völlig korrekt. Wenn R=1 und 
S=1 sind, werden beide Ausgänge des Flipflops 1.
Der zweite Teil "Nun wird in sämtlichen Wertetafeln angegeben, dass wenn 
ich an beiden Eingängen eine 1 habe, dies zu 0 an den Ausgängen führt" 
ist von Dir falsch ausgewählt. Bezogen auf Deine Schaltung ist das 
Unsinn, denn es ist überhaupt nicht möglich durch irgendeine 
Eingangsbelegung an Deinem RS-Flipflop zu erreichen, dass beide Ausgänge 
0 werden können.
Der von Dir zitierte Satz bezieht sich auf die Realiserung eines 
RS-Flipflops mit NOR-Gattern!!
Du hast diesen Fall (R=S=1) als "verboten" bezeichnet, wie auch viele 
Literaturstellen es tun. Andere nennen diesen Zustand "instabil" oder 
"metastabil". Der Grund liegt darin, dass davon ausgegangen wird, dass 
jede mögliche Eingangsbelegung speicherbar sein soll. Diese 
Eingangsbelegung ist aber nicht speicherbar. Trotzdem ist sie aber auch 
vorteilhaft nutzbar. Wenn Du mehr darüber erfahren möchtest, siehe unter
http://www.aic-berlin.com/dokumente/flipflop_3.pdf

Weitere Grüße aus Berlin

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