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Forum: FPGA, VHDL & Co. Testbench Schwierigkeit


Autor: pferdi (Gast)
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Hallo,

ich habe hier folgenden Auszug aus einer Testbench, welche nicht 
funktioniert. Es werden keine wr-Pulse erzeugt.
    for n in 0 to 20 loop
      wait for 1 ms;
      
      if n = 5 then
        start <= '1';
      else 
        start <= '0';
      end if;
      row <= std_logic_vector(to_unsigned(5*n, row'length)) after 100 ns;
      wr <= '1' after 100 ns;
      wr <= '0' after 100 ns;  
    end loop;

Ich kann mir den Fehler nicht erklären und erbitte Hilfe.

Danke

Autor: D. I. (Gast)
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ersetz mal die after durch wait for konstrukte

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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@  pferdi
> ersetz mal die after durch wait for konstrukte
Richtig, du hast das gleich nach der loop ja schon mal gemacht...
      row <= std_logic_vector(to_unsigned(5*n, row'length));
      wait for 100 ns;
      wr <= '1';
      wait for 100 ns;
      wr <= '0';  

Sieh dir mal an, was after macht, und wie es den zeitlichen Ablauf 
beeinflusst... :-/

Ich könnte mir denken, dass sowas auch funktioniert:
      row <= std_logic_vector(to_unsigned(5*n, row'length));
      wr <= '1' after 100 ns, '0' after 200 ns;  

Autor: pferdi (Gast)
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Problem gelöst ich bedanke mich.

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