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Forum: FPGA, VHDL & Co. newbie: wire definition und Bitanordnung


Autor: Thomas (Gast)
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Ein Softie versucht Verilog zu lesen...

ich habe folgende Definitionen:
wire [2:0] a, b, c, d;
wire [1:0] e;

wire [0:15] Signal = { a, b, c, d, e };

Wenn ich richtig zaehle, dann ist Signal 14 bit breit; Werden die zwei 
fehlenden Bits an den hoeherwertigen Stellen aufgefuellt?

Ist also folgende Aufstellung richtig?
Signal[15] = 0
Signal[14] = 0
Signal[13] = a[2]
Signal[12] = a[1]
Signal[11] = a[0]
Signal[10] = b[2]
Signal[ 9] = b[1]
Signal[ 8] = b[0]
Signal[ 7] = c[2]
Signal[ 6] = c[1]
Signal[ 5] = c[0]
Signal[ 4] = d[2]
Signal[ 3] = d[1]
Signal[ 2] = d[0]
Signal[ 1] = e[1]
Signal[ 0] = e[0]

Vielen Dank,
Thomas

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