Forum: FPGA, VHDL & Co. Prozess VHDL


Prozess VHDL
von Sabine M. (zizo)

Lesenswert?
• ▲
▼ 
Hi,
ich habe eine Frage:
Wenn ich ein Prozess mit sensitivity list definiere und zwar beim Clock 
steigende Flanke.
wird jede Schritt im Prozess bei ein Steigende Flanke gearbeitet?

Danke
Sabine

Beitrag melden Bearbeiten Thread verschieben Thread sperren Anmeldepflicht aktivieren Anpinnen Thread löschen Thread mit anderem zusammenführen Markierten Text zitieren Antwort Antwort mit Zitat
Re: Prozess VHDL
von dr.Schmock (Gast)

Lesenswert?
• ▲
▼ 
Ja, der gesamte Prozess wird in jedem Taktzyklus durchlaufen

Beitrag melden Bearbeiten Löschen Markierten Text zitieren Antwort Antwort mit Zitat
Re: Prozess VHDL
von Sabine M. (zizo)

Lesenswert?
• ▲
▼ 
mm,
ich möchte ein Signal zwischen zwei steigende Flanken auf high setzen, 
bei der erste Flanke setze ich auf high, aber wie kann ich der Signal 
bis zum nächste Flanke auf high halten?

Beitrag melden Bearbeiten Löschen Markierten Text zitieren Antwort Antwort mit Zitat
Re: Prozess VHDL
von dr.Schmock (Gast)

Lesenswert?
• ▲
▼ 
Der Zustand des Signals wird einen Takt lang gespeichert. Das ist ja der 
Zweck von getakteten Prozessen.
Das Signal wird also automatisch auf High gehalten, wenn du es am Anfang 
des Taktes setzt.

Beitrag melden Bearbeiten Löschen Markierten Text zitieren Antwort Antwort mit Zitat
Thread beobachten | Seitenaufteilung abschalten
Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.