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Forum: FPGA, VHDL & Co. Prozess VHDL


Autor: Sabine Mühller (zizo)
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Hi,
ich habe eine Frage:
Wenn ich ein Prozess mit sensitivity list definiere und zwar beim Clock 
steigende Flanke.
wird jede Schritt im Prozess bei ein Steigende Flanke gearbeitet?

Danke
Sabine

Autor: dr.Schmock (Gast)
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Ja, der gesamte Prozess wird in jedem Taktzyklus durchlaufen

Autor: Sabine Mühller (zizo)
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mm,
ich möchte ein Signal zwischen zwei steigende Flanken auf high setzen, 
bei der erste Flanke setze ich auf high, aber wie kann ich der Signal 
bis zum nächste Flanke auf high halten?

Autor: dr.Schmock (Gast)
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Der Zustand des Signals wird einen Takt lang gespeichert. Das ist ja der 
Zweck von getakteten Prozessen.
Das Signal wird also automatisch auf High gehalten, wenn du es am Anfang 
des Taktes setzt.

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