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Forum: FPGA, VHDL & Co. CPLD Programmierung


Autor: Jana (Gast)
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Hi!
Ich hab da ein kleines Problem bei der Programmierung. Mein Programm ist 
ganz leicht. Es soll nur ein bestimmter Pegel an den Ausgang gegeben 
werden.
Quasi meine UCF Datei:
NET P99 LOC=P99;
Meine Programmierung ist oben angegeben.
Muss ich sonst noch etwas beachten?
Wenn ich mit dem Ozi nachmesse ist der Pegel nicht Low.

Autor: Klaus Falser (kfalser)
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Eigentlich sollte es so passen, aber bei Schematics weiss ich nie genau.

Da Du von einer UCF Datei sprichst, nehme ich an Du arbeitest mit 
Xilinx.
Für CPLD erstellt die ISE eine Report Datei (*.rpt), bzw. die ISE zeigt 
die Ergebnisse des Fittens auch an.
Dort kannst Du kontrollieren, on P99 wirklich auf 0 (GND) verdrahtet 
ist.

Autor: Jana (Gast)
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achso ja ^^ ISE Design Suite natürlich.

Okay, dann hätte ich jetzt noch ne neue Frage.
Wie kann man ihm sagen welche Spannung für einen Low und einen High 
Pegel anliegen muss und wo er deswegen schlagen soll?

LG nd vielen Dank schonmal Jana

Autor: Christian R. (supachris)
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Wer schlägt wen? Spannungen stehen im Datenblatt. Hast du denn VCCO auch 
angeschlossen? Normal sollte schon etwas um 0V am Pin sein. Gibts denn 
Warnungen oder Fehlermeldungen?

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