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Forum: FPGA, VHDL & Co. Seltsames Verhalten von Altera Quartus: Signal Tap II


Autor: Stefan R. (stefripp)
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Hallo,
da ich auf meinem Altera Board keinen Logic Analyser anschließen kann, 
bin ich auf Signal Tap II zum kontrollieren meiner Signale angewiesen.
Dabei habe ich folgendes Problem: Ich will den Datenbus aus dem SD-RAM 
verfolgen. Das Auslesen erfolgt über zwei hintereinander liegende 
Register. Auf dem SD-RAM liegen Bildinformationen.
Wenn ich jetzt einzig Datenleitung und die Steuersignale betrachte, sehe 
ich die Datenpackete aus dem RAM. Will ich aber nachsehen, ob diese 
Signale auch zum VGA Ausgang gelangen und den RGB Ausgang in Signal Tap 
mitanzeigen lasse, sind meine Datenpackete verschwunden.
Leider finde ich nirgends eine genaue Beschreibung, wie Signal Tap mit 
aus den FPGA integriert wird und wie er die Signale belastet.

Autor: SuperWilly (Gast)
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Das wird nicht funktionieren: SignalTap kann nur mit einem Takt 
arbeiten, so dass es für die Signale aus der anderen Taktdomäne 
zwangsläufig zu Timingverletzungen kommt.

Alternative 1:
Setz zwei unterschiedliche SignalTap-Projekte mit einem Takt und den 
entsprechenden Signalen auf.

Alternative 2:
Umsynchronisierung der Signale aus der "fremdem" Taktdomäne in die 
SignalTap-Taktdomäne

VG, SuperWilly

Autor: Stefan R. (stefripp)
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Danke für den Tipp. Er hat mir schon mal weitergeholfen.

Was mich aber verwirrt ist die Tatsache, dass allein die Platzierung 
einer Messstelle zu völlig unterschiedlichen Messergebnissen und 
Bildschirmausgabe auf dem angeschlossenen Monitor führen kann.

Autor: Oberklotz (Gast)
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Dann hast du ein Timing-Constraint-Problem.

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