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Forum: FPGA, VHDL & Co. Clock-Forward zu 2. FPGA


Autor: J.D. (Gast)
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Hi, mein Problem:

Von FPGA 1 (Virtex 2 Pro) wird eine 100 MHz CLK an FPGA 2 (Spartan 2) 
weitergeleitet. Irgendwo auf dem Weg der Clock muss ein Problem 
auftauchen, jedenfalls kommt sie nicht an.

Ich habe versucht, den Weg komplett wiederzugeben und hier angehängt. 
Vielleicht kann ja jemand einen Fehler finden, wäre sehr dankbar ;)

Autor: 2FPGAs (Gast)
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Hi,

es fehlen die LOC-Constraints für HDA_CLK und HDB_CLK!?
Und: Wo ist der Unterschied zwischen HDA und HDB? Beide werden
doch per O-DDR identisch angesteuert.

2FPGAs

Autor: J.D. (Gast)
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Stimmt die LOC Constraints fehlen, hatte sie aber nur vergessen mit in 
den Anhang aufzunehmen. Sind also im Original vorhanden.

Und du hast recht, eigentlich kann ich mir einen FDDRRSE sparen.. sollte 
aber nicht das Problem sein, oder?

Autor: 2FPGAs (Gast)
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Bei HDA_CLK/HDB_CLK steht noch LVDS, d.h. du solltest vieleicht
mal beim zweiten FDDRRSE statt
  D0 => c_logic1
  D1 => c_logic0
besser
  D0 => c_logic0
  D1 => c_logic1
schreiben ("HDB_CLK <= NOT HDA_CLK"), dann wird LVDS korrekt
angesteuert.

2FPGAs

Autor: J.D. (Gast)
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Hinter die FPGAS sind jeweils LVDS Treiber geschaltet, die die 
Differenzierung (sagt man das so?) der Signale übernehmen. Daher die 
nicht-differenziellen Clock-Ausgänge.

Autor: 2FPGAs (Gast)
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Du solltest vieleicht am Anfang auf LVDS auf beiden FPGAs
verzichten und einfach mal das Clock-Signal singleended
ohne IOB-Register und kleiner Freq übertragen. Wenn's dann
klappt, dann kann ja ein Register und dann LVDS eingebaut
werden.

2FPGAs

Autor: J.D. (Gast)
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Update: Die Clock kommt am FPGA 2 (Spartan-II) an (das konnte ich mit 
ein paar LEDs überprüfen), geht aber nach einigen Clock-Cycles 
verloren.. Ist dieses Problem jemandem bekannt? Kann es sein, dass es 
mit der Kombination CLKDLLHF und Spartan-II Probleme gibt?

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