Die Synthese liefert mir eine komische Warnung: IT:334 - Clock pins of cascaded instances DSP48 symbol "physical_group_DAC1_o1_sub0001<13>/Maddsub_DAC1_o1_mult0000" and DSP48 symbol "Madd_DAC1_o1_sub00001" (output signal=Madd_DAC1_o1_sub00001_PCOUT_to_Maddsub_DAC1_o1_mult0000_PCIN_47) should be driven by the same signal. WARNING:LIT:334 - Clock pins of cascaded instances DSP48 symbol "physical_group_DAC2_o1_sub0001<13>/Maddsub_DAC2_o1_mult0000" and DSP48 symbol "Madd_DAC2_o1_sub00001" (output signal=Madd_DAC2_o1_sub00001_PCOUT_to_Maddsub_DAC2_o1_mult0000_PCIN_47) should be driven by the same signal. WARNING:LIT:328 - This design has cascaded DSP48 blocks with different clock signals driving the CLK pins. Was hat es damit auf sich? Ich verwende nur einen Takt im design. Kann es sein, daß die zustzlich eingefügte Clock-Compensationslogik dies verursacht? Was könnte es sonst sein?
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