Wann ist ein FIFO sinnvoll?

[coder (Gast)]

Genauer gefragt: Ich will von einem Spartan-II über einen LVDS-Bus 
kommende serielle und parallele Signale in einem Virtex-II Pro 
verwenden. Soll ich diese über einen FIFO eintakten, dessen wr_clk die 
Feedback-Clock vom Spartan-II und die rd_clk die interne CLK vom 
Virtex-II Pro ist, oder reicht das Eintakten über 2 Flip-Flops? Momentan 
sehe ich im ChipScope nur Mist ankommen!

[coder (Gast)]

Dazu sei noch gesagt, dass die seriellen Daten im Spartan-II noch 
ordentlich aussehen..

[Daniel (Gast)]

http://www.eetimes.com/design/eda-design/4018520/Understanding-Clock-Domain-Crossing-Issues

[Daniel (Gast)]

http://www.fpga4fun.com/CrossClockDomain.html

[coder (Gast)]

Ok danke, das lese ich mir mal durch

[coder (Gast)]

In den Berichten ist die Rede von verschiedenen Clocks. Ich habe nun 
eine Clock, die aus dem DCM im FPGA1 zu einer Clock-DLL in FPGA2 
geleitet wird. Von dort aus wird sie wiederum zu FPGA1 zurückgeführt. 
Liegt hier jetzt, trotz der Nutzung nur einer Clock-Quelle, ein 
Taktdomänen-Übergang vor?