Hi, ich habe seit längerem ein Problem mit einer LVDS Anbindung eines Display. Nun habe ich mir meine Zusammenstellung der Hardware nochmal näher angeschaut und bin über die Clock Angaben von Display und LVDS Receiver sowie Transmitter gestoßen. Und zwar verwende ich folgenden LVDS-Transmitter: SN75LVDS83 mit einer Phase-Lock Input Frequency von 31MHz - 68MHz folgenden Receiver: SN75LVDS82 ebenfalls mit einer Phase-Lock Input Frequency von 31MHz - 68MHz das Display hat einen CLK cycle von 9MHz - 15MHz Der Clock, der am LVDS Transmitter angelegt wird, wird doch über den Receiver wieder hergestellt und liegt dann am Display an. Deshalb bin ich der Meinung, dass der Clock, der aus dem LCD-Controller kommt, innerhalb der Grenzen des Displays liegen muss. Am LVDS Transmitter wird aber ein höherer Clock benötigt, ist meine Vermutung also richtig, dass meine Kombination von LVDS-Bausteinen und Display nicht funktionieren kann?
@ Star Keeper (starkeeper) >Am LVDS Transmitter wird aber ein höherer Clock benötigt, ist meine >Vermutung also richtig, dass meine Kombination von LVDS-Bausteinen und >Display nicht funktionieren kann? Ja, die PLLs werden ausserhalb ihrer Spezifikation betrieben und funktionieren nicht sauber.
Okay, das schränkt die Auswahl der möglichen LVDS-Bausteine schon ziemlich ein. Es gibt nicht zufällig eine einfache Möglichkeit den Clock einmal zu vervielfachen und auf der anderen Seite wieder zu teilen?
@ Star Keeper (starkeeper) >ziemlich ein. Es gibt nicht zufällig eine einfache Möglichkeit den Clock >einmal zu vervielfachen und auf der anderen Seite wieder zu teilen? Einfach ist relativ. Eine PLL kann Takte vervielfachen. Je nach Lage kann man auch einen 4x9=36 MHz Oszillator nehmen, der geht direkt an den Sender. Per Zähler/FlipFlop durch vier teilen und an die Datenquelle anlegen. Jetzt läuft der Sender im normalen Taktbereich. Wenn die Datenquelle (LCD-Controller, uC?) nur einen Takt ausgeben, aber nicht aufnehmen kann, muss man halt echt per PLL vervierfachen. Am Empfänger dann wieder teilen ist einfach. GGf. könnte man Quick & Dirty eine Vervierfachung des Taktes auch mit zwei Taktverdopplern aus XOR Gattern machen. Oder per Bandpass die 4. Oberwelle filtern und wieder per Schmitt-Trigger in ein Rechteck umformen. Dumm nur, dass ein Takt mit ~50% Tastverhältnis nahezu keine Energie in der 4. Oberwelle hat, nur die ungeraden Oberwellen enthalten Energie. Muss man wieder tricksen 8-0 Z.B mit der 5. Oberwelle, muss man dann aber durch 5 am Empfänger teilen. MFG Falk
Nunja also den Clock zu vervielfachen scheint mir nicht so praktikabel zu sein. Ich kann mir auch nicht vorstellen, dass so eine Lösung wirklich professionell eingesetzt würde. Das Problem ansich müssten aber doch schon mehrere Entwickler gehabt haben. Es kann ja nicht jeder nur spezialisierte Displays verbauen, die nach den Wünschen der Entwickler gefertigt wurden. Ich habe mal bei TI geschaut, dort gibt es für den von mir eingesetzten LVDS-Transmitter noch eine andere Version. Der SN75LVDS83A arbeitet in einem Bereich von 10MHz - 100MHz. Das würde ja einen Bereich einschließen, in dem auch mein Display arbeitet. Leider finde ich dazu keinen LVDS-Receiver der im gleichen Bereich arbeitet. Das führt mich zu der Frage, welcher Clock denn bei dem Receiver anliegen muss? Dort geht ja gar nicht der Display-Clock rein, sondern der LVDS-Clock und der ist ja das siebenfache des Display-Clock. Trotzdem ist aber im Receiver-Datenblatt eine Phase-Lock Input Frequency von 31MHz - 68MHz angegeben. -> Verwirrung pur.
@ Star Keeper (starkeeper) >LVDS-Transmitter noch eine andere Version. Der SN75LVDS83A arbeitet in >einem Bereich von 10MHz - 100MHz. Das würde ja einen Bereich >einschließen, in dem auch mein Display arbeitet. Leider finde ich dazu >keinen LVDS-Receiver der im gleichen Bereich arbeitet. Doch, die gibt es. Aber nur im BGA-Gehäuse :-( >Das führt mich zu der Frage, welcher Clock denn bei dem Receiver >anliegen muss? Dort geht ja gar nicht der Display-Clock rein, sondern >der LVDS-Clock und der ist ja das siebenfache des Display-Clock. >Trotzdem ist aber im Receiver-Datenblatt eine Phase-Lock Input Frequency >von 31MHz - 68MHz angegeben. >-> Verwirrung pur. Die 31-68 MHz beziehen sich auf den Ausgangstakt, also 1/7 des LVDS Daten-Taktes. Denn schliesslich werden 28 Bit/Eingangstakt auf 4 Leitungen umgesetzt. Macht halt Faktor 7. Ach ja, auf der LVDS-Seite wird auch nur eine phasenverschobene Version des Eingangstaktes übertragen, nicht der x7 Wert. Der wird nur intern für die parallel/Seriell Wandlung benötigt. Ebenso im Empfänger. Alles klar? ;-) MfG Falk
Diese vervielfachung will ich nun doch mal ins Auge fassen ;-) Hast du einen Tipp, für einen PLL-Baustein? Ich habe bisher nur welche finden können die etwas überdimensioniert sind. Die geben den Clock z.B. gleich auf 8 Pins raus oder vier verschiedene Clocks.
@ Star Keeper (starkeeper)
>Hast du einen Tipp, für einen PLL-Baustein?
Da muss ich leider passen. Der gute alte 4046 geht max. bis 30 MHz.
Ich würde erstmal eine Vervierfachung per XOR probieren. Ist nicht die
schönste, aber die schnellste Lösung.
MFG
Falk
15MHz Clock ist doch QVGA. Dafür braucht man LVDS? Üblich wäre Parallel.
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